北邮数电实验报告文库

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1、2016-5-9实验报告数字电路与逻辑设计实验电子工程学院北京邮电大学目录实验名称和实验任务要求3QuartusII原理图输入法的设计与实现3用VHDL设计与实现组合逻辑电路3用VHDL设计与实现时序逻辑电路4用VHDL实现相关电路4端口说明及连接图5实验三(3)5端口说明5连接图5实验四5端口说明5连接图6VHDL代码和原理图7实验一(2)7实验三(3)7仿真波形图9实验一(2)9实验三(3)9仿真波形图分析10故障及问题分析11总结和结论1314参考文献实验名称和实验任务要求QuartusII原理图输

2、入法的设计与实现1.用逻辑门设计一个半加器，仿真验证其功能，生成新的半加器图形模块单元；2.用生成的半加器模块单元和逻辑门设计一个全加器模块。仿真验证，并下载到实验板。使用拨码开关作为输入，LED作为输出；3.使用74LS1383-8线译码器实现逻辑函数F=CBA+CBA+CBA，仿真验证功能，并下载到实验板测试。使用拨码开关作为输入，LED作为输出。用VHDL设计与实现组合逻辑电路1.数码管译码器用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证功能，并下载到实验板验证。使用拨码开关作为输入，7

3、段数码管作为输岀。2.8421码转Grey码译码器用VHDL语言设计并实现一个8421码转Grey码的代码转换器，仿真验证功能，并下载到实验板验证。使用拨码开关作为输入丄ED作为输出。3.4人表决器用VHDL语言设计并实现一个4人表决器。多数人赞同则通过，否则不通过。仿真验证其功能。用VHDL设计与实现时序逻辑电路1.分频器用VHDL语言实现一个12分频的分频器。要求输出占空比为50%的方波。仿真验证功能。2.8421十进制计数器用VHDL语言实现一个带异步复位的8421十进制计数器。仿真验证功能。3.组

4、合计数器、分频器、数码管译码器将之前设计的组合计数器、分频器、数码管译码器链接，下载到实验板显示计数结果。用VHDL实现相关电路用VHDL语言设计并实现数码管动态扫描器，仿真验证结果并下载到实验板。端口说明及连接图实验三（3）端口说明输入端口clock,clr:时钟信号，清零信号输岀端口display:控制数码管显示ctl:控制数码管阳极连接图di$pla)(6..O]实验四端口说明输入端口elk:时钟信号输出端口row,r_col,g_col:分别控制点阵行列信号dkcurrent_statelineC

5、lineili©lireSlineslir^elire?Ilnoe连接图row-1WideOr3WideOr2WideOrlWideOrOrow-0row[7..0]r_8l[7・0^>g_rol[7„0]VHDL代码和原理图实验一(2)实验三(3)libraryieee;useieee.std_logic_1164>all;entityautosegisport(clock，dr:instd_logic;display:outstd_logic_vector(6downto0);ctl:outstd_l

6、ogic_vector(7downto0));endautoseg;architectureautosegofautosegiscomporientdivl2isport(elk:instd_logic;clear:instd_logic;clk_out:outstd_logic);endcomponent;componentcounterisport(elk，clear:instd_logic;counterout:outstd_logic_vector(3downto0))；endcomponent;

7、componentsegisport(a:instd_logic_vectoc(3downto0);b:outstd_logic_vector(6downto0);control:outstd_logic_vector(7downto0));endcomponent;signalnumbeustd_logic_vector(3downto0);signaltemp_clk:std_logic;signalenable:std_logic;beginenable<=O;ul:divl2portmap(clk

8、=>clock,clear=>enable,clk_out=>temp_clk);u2:counterportmap(elk=>temp_clk^clear=>clrcounterout=>number);u3:segportmap(a=>number，b=>display,control=>ctl);endautoseg;仿真波形图实验一(2)pps25ns2.us5.听us6了us10.0us(实验三(3)0ps40.9p