北邮数电实验报告-信息.docx

《北邮数电实验报告-信息.docx》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、数字电路与逻辑设计实验姓名***学院信息与通信工程学院专业信息工程班级***学号****班内序号***实验一一、实验名称和实验任务要求1.实验内容：QuartusII原理图输入法设计与实现。2.实验目的：（1）熟悉用QuartusII原理图输入法进行电路设计和仿真。（2）掌握QuartusII图形模块单元的生成与调用。（3）熟悉实验板的使用。3.实验任务要求：（1）用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图像模块。（2）用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板上测试。要求用拨码开关设定输入信号，发

2、光二极管显示输出信号。（3）用3线—8线译码器（74LS138）和逻辑门实现函数F=(/?)(/?)(/?)+(/?)?(/?)+?(/?)(/?)+???，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。二、原理图半加器模块和逻辑门设计实现的全加器：三、仿真波形图及分析电路实现了全加器的功能。全加器是实现两个1位二进制数及低位来的进位相加求得和数及向高位进位的逻辑电路。由其原理可得逻辑表达式：sum=ain⊕bin⊕cincout=（ain⊕bin）cin+ain*bin。列出真值表：输入输出ainbincincoutsu

3、m0000000101010010111010001101101101011111仿真波形对比真值表，可以看出波形图与理论值完全符合。四、故障及问题分析1、问题：按照逻辑表达式连接了全加器电路后，仿真波形很乱。解决方法：思考后知道了应该把输入信号依次设成2的n次方，这样的仿真波形清楚容易分析。2、问题：把代码下载到板子上的过程中，进行到37%的时候停了，等了2分钟也没继续下载。解决方法：再次重连USB尝试下载，手紧握着接线口，下载成功了，分析可能是接线口接触不好。实验二一、实验名称和实验任务要求1.实验内容：用VHDL设计与实现组合逻辑电路。2.实验目的：（1）熟

4、悉用VHDL语言设计组合逻辑电路的方法。（2）熟悉用QuartusII文本输入法进行电路设计。3.实验任务要求：（1）用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个‘1’时，输出为‘1’，否则输出‘0’，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。（1）用VHDL语言设计实现一个8421码转换为余3码的代码转换器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。（2）用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输

5、入信号，7段数码管显示输出信号。二、VHDL代码1.奇校验器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYjijiaoyanqiISPORT(A:STD_LOGIC;B:STD_LOGIC;C:STD_LOGIC;D:STD_LOGIC;F:OUTSTD_LOGIC);ENDjijiaoyanqi;ARCHITECTUREoneOFjijiaoyanqiISSIGNALn1,n2:STD_LOGIC;BEGINn1<=AXORB;n2<=n1XORC;F<=n2XORD;--异或，A⊕B⊕C⊕DENDone;2.8421

6、码转余3码LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYbasizhuanyu3ISPORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);B:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDbasizhuanyu3;ARCHITECTUREzhuanyu3OFbasizhuanyu3ISBEGINPROCESS(A)BEGINCASEAISWHEN"0000"=>B<="0011";WHEN"0001"=>B<="0100

7、";WHEN"0010"=>B<="0101";WHEN"0011"=>B<="0110";WHEN"0100"=>B<="0111";WHEN"0101"=>B<="1000";WHEN"0110"=>B<="1001";WHEN"0111"=>B<="1010";WHEN"1000"=>B<="1011";WHEN"1001"=>B<="1100";WHENOTHERS=>B<="ZZZZ";ENDCASE;ENDPROCESS;ENDzhuanyu3;1.数码管译码器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE

8、.STD_