8位加法器电路设计全加器设计

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1、湖北轻工职业技术学院电子设计自动化实训报告项目四8位加法器电路设计1.实训目标1)通过8位加法器的设计，掌握组合逻辑电路的设计方法。2)分别使用原理图和文字编辑的方法实现8位加法器的设计，通过电路的仿真和硬件验证，进一步掌握原理图设计与文本设计的过程。2.实训步骤1)采用原理图编辑法，采用AlteraMAX+PLUSII的MF函数里面调用8位全加器宏函数8fadd实现电路设计。编程器件型号选择ACE1k系列的EP1K30TC144-3。完成项目编辑及功能仿真。2)采用文本编辑法，即利用VHDL语言描述8位加法器，4位加法器的参考代码如下

2、。然后对其进行编译，编程器件型号选择ACE1k系列的EP1K30TC144-3，完成程序仿真，记录仿真数据。3)由两个并行的4位加法器级联而成。选用原理图编辑发或者文本编辑法实现8位全加器电路。并通过仿真验证。5/5湖北轻工职业技术学院电子设计自动化实训报告1.实训数据1)原理图编辑法设计的8位加法器的电路。2)原理图编辑法仿真结果。简述仿真波形的意义。A[8..1]B[8..1]—输出端Cout—进位端3)步骤2、步骤3选做一种，记录电路图或程序。libraryieee;useieee.std_logic_1164.all;useie

3、ee.std_logic_unsigned.all;entityadder8bitisport(cin:instd_logic;5/5湖北轻工职业技术学院电子设计自动化实训报告a,b:instd_logic_vector(7downto0);s:outstd_logic_vector(7downto0);cout:outstd_logic);endadder8bit;architecturebehofadder8bitissignalsint:std_logic_vector(8downto0);signalaa,bb:std_logi

4、c_vector(8downto0);beginaa<='0'&a(7downto0);--bb<='0'&b(7downto0);sint<=aa+bb+cin;s(7downto0)<=sint(7downto0);cout<=sint(8);endbeh;1)对设计的8位全加器进行仿真验证，记录仿真结果。简述仿真波形的意义4、思考题5/5湖北轻工职业技术学院电子设计自动化实训报告根据步骤2中4位加法器的参考程序，设计一个4位减法器，并记录其仿真数据。程序：libraryieee;useieee.std_logic_1164.all

5、;useieee.std_logic_unsigned.all;entitypsubadd4isport(cin:instd_logic;a,b:instd_logic_vector(3downto0);s:outstd_logic_vector(3downto0);cout:outstd_logic);end;architecturebehofpsubadd4issignalsint:std_logic_vector(4downto0);signalaa,bb:std_logic_vector(4downto0);beginaa<='

6、0'&a(3downto0);bb<='0'&b(3downto0);sint<=cin+aa-bb;s(3downto0)<=sint(3downto0);cout<=sint(4);endbeh;仿真数据：5/5湖北轻工职业技术学院电子设计自动化实训报告本文来自网络，版权归原作者所有，请下载后，尽快删除。5/5