集成电路设计—全加器

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1、《集成电路设计实践》报告题目:全加器设计院系:自动化与信息工程专业班级学生学号:学生姓名:指导教师姓名:职称:_____________起止时间:2015-1-5到2015-01-14成绩:___________________________________一．课设基本任务：全加器设计1)依据全加器的真值表，给出全加器的电路图完成全加器由电路图到晶体管级的转化（需提出至少2种方案）；2)绘制原理图（Sedit）,完成电路特性模拟（Tspice，瞬态特性），给出电路最大延时时间；3)遵循设计规则完成全加器晶体管级电路图的版图，流程如下：版

2、图布局规划－基本单元绘制－功能块的绘制－布线规划-总体版图）；4)版图检查与验证（DRC检查）；5)针对自己画的版图，给出实现该全加器的工艺流程图。二、电路设计方案原理:三个输入位：数据位A和B，低位进位输入Ci二个输出位：全加和S，进位输出Co真值表ABCiSCo0000000110010100110110010101011100111111根据一位全加器的输入输出关系得:得电路图：方案一:传输门一位全加器优点：晶体管使用数目少缺点：电路功耗大方案二：互补静态CMOS实现的全加器优点：静态功耗小缺点：晶体管数目多，占硅片面积大，延迟时间

3、高三．电路特性仿真及分析1).电路图2).电路图网表*SPICEnetlistwrittenbyS-EditWin327.03*WrittenonJan10,2015at22:57:48*Waveformprobingcommands.probe.optionsprobefilename="Module1.dat"+probesdbfile="C:UsersASUSDesktop集成电路实践tannerS-EditMYB3110433031.sdb"+probetopmodule="Module0".lib"C:Users

4、ASUSDesktop集成电路实践ic_techfilescz6h+_v20.lib"tt*Maincircuit:Module0M1CoN2VddVddPENHL=0.35uW=1.4uAD=66pPD=24uAS=66pPS=24uM2CoN2GndGndNENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24uM3N2AN12VddPENHL=0.35uW=1.4uAD=66pPD=24uAS=66pPS=24uM4N6BVddVddPENHL=0.35uW=1.4uAD=66pPD=24uAS=6

5、6pPS=24uM5N5AGndGndNENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24uM6N2AN16GndNENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24uM7N5BGndGndNENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24uM8N16BGndGndNENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24uM9N2CiN5GndNENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24uM10

6、N2CiN6VddPENHL=0.35uW=1.4uAD=66pPD=24uAS=66pPS=24uM11N12BN6VddPENHL=0.35uW=1.4uAD=66pPD=24uAS=66pPS=24uM12N6AVddVddPENHL=0.35uW=1.4uAD=66pPD=24uAS=66pPS=24uM13N19N2N1N1NENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24uM14N1AGndGndNENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24uM15N1BGndG

7、ndNENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24uM16N1CiGndGndNENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24uM17N19CiN10GndNENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24uM18N10AN22GndNENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24uM19N22BGndGndNENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24uM20SUMN19Gnd

8、GndNENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24uM21N9CiVddVddPENHL=0.35uW=1.4uAD=66pPD=24uAS=66pPS=2