64位加法器全加器的设计毕业论文

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1、六十四位全加器的设计一、实验目的：设计一个64位的全加器实现加法功能。二、实验要求：用两种方法实现64位全加器。第一种：用Sedi画出64位全加器电路图，并生成网表，然后进行功能验证，最后将电路图生成版图。第二种：用VHDL语言写出64位全加器的程序表达式，并进行功能验证，最后将程序语言转换成电路图。三、实验过程3、1分析一次画出64位全加很有难度，但考虑到全加器的结构，我们可以用4个16位的全加器组成一个64位的加法器。同样，一个16位的全加器可以由4个4位全加器组成，一个4位全加器可以由4个一位

2、全加器组成。一位全加器又可以由三个半加器或两个半加器与一个或门组成。所以整个设计思路可以简化为：半加器è一位全加器è四位全加器è十六位全加器è六十四位全加器3、2功能设计与验证（画图法）3、2、1半加器设计半加器实现加法，输入A、B，输出C、S（C为进位，S为本位）；半加器真值表如下：ABCS0000010110011110分析真值表得出：C=AB;所以得出半加器的电路图为：半加器符号图：（）（）（）与非门或非门非门3、2、2一位全加器设计一位全加器可由三个半加器组成电路图如下：一位全加器的电路图符

3、号如下：3、2、3四位全加器的设计四位全加器可由四个一位全加器组成，四位全加器电路图如下：四位全加器符号图如下：网表输入如下：1、添加工作电压；VvddvddGND52、添加模型文件；.include"D:icedaTannerPro9TSpice7.0modelsml2_125.md"3、添加输入信号；VA0A0GNDPULSE(0505n5n50n100n)VA1A1GNDPULSE(0505n5n100n200n)VA2A2GNDPULSE(0505n5n150n300n)VA3A3

4、GNDPULSE(0505n5n120n240n)VB0B0GNDPULSE(0505n5n50n100n)VB1B1GNDPULSE(0505n5n100n200n)VB2B2GNDPULSE(0505n5n150n300n)VB3B3GNDPULSE(0505n5n120n240n)VCiCiGNDPULSE(0505n5n50n100n)4、添加参数设置；.paraml=0.5u5、输出设置；.printtranv(A0)v(A1)v(A2)v(A3)v(B0)v(B1)v(B2)v(B3)v

5、(Ci)v(S0)v(S1)v(S2)v(S3)v(C)6、设置分析；.tran/op1n400nmethod=bdf总网表如下.include"D:icedaTannerPro9TSpice7.0modelsml2_125.md"VvddvddGND5VA0A0GNDPULSE(0505n5n50n100n)VA1A1GNDPULSE(0505n5n100n200n)VA2A2GNDPULSE(0505n5n150n300n)VA3A3GNDPULSE(0505n5n120n240n)V

6、B0B0GNDPULSE(0505n5n50n100n)VB1B1GNDPULSE(0505n5n100n200n)VB2B2GNDPULSE(0505n5n150n300n)VB3B3GNDPULSE(0505n5n120n240n)VCiCiGNDPULSE(0505n5n50n100n).paraml=0.5u.tran/op1n400nmethod=bdf.printtranv(A0)v(A1)v(A2)v(A3)v(B0)v(B1)v(B2)v(B3)v(Ci)v(S0)v(S1)v(S2

7、)v(S3)v(C)（由于步骤相同，以此为例，后面网表添加均简写）仿真结果：（四位全加器仿真图）3、2、4十六位全加器的设计十六位全加器可由四个四位全加器组成，十六位全加器电路图如下：十六位全加器符号图如下：网表输入：仿真图如下：3、2、5六十四位全加器的设计六十四全加器可由四个十六位全加器组成，六十四位全加器电路图如下：六十四位全加器符号图如下：网表添加如：六十四位全加器仿真图：六十四位全加器生成版图：1、加压焊块将设计好的六十四位全加器的电路图例化进新的module中，然后引用PAD模块和端口。

8、六十四位加法器电路的每一个输入输出端都要加上输入输出压焊块，在库模块文件(d:icedaTannerPro9Sedit8.1tutorialschematiclights.tdb）中已经有绘制好的压焊块模块，主要包括PadGnd、PadVdd、IPAD、OPAD。加好压焊块后如图；2、输出tpr文件。3、Ledit参数重置。4、输出版图：六十四位全加器的版图四、第二种方法实现六十四位全加器设计思路和第一种方法类似，只不过是用VHDL语言实现。主要程序代码如