设计和修改计数器进制的方法.doc

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1、实验七计数器一、实验目的1．熟悉由集成触发器构成的计数器电路及其工作原理。2．熟练掌握常用中规模集成电路计数器及其应用方法。二、实验设备和器材1．数字实验箱：一台2．集成电路：74LS112、74LS74、74LS193、74LS00、74LS08各一片选用：74LS20、74LS21、74LS32、74LS161、74LS1903．示波器：一台三、实验原理和电路所谓计数，就是统计脉冲的个数，计数器就是实现“计数”操作的时序逻辑电路。计数器的应用十分广泛，不仅用来计数，也可用作分频、定时等。计数器电路主要由触发器并配以少量门电路组成。计数器种类繁多，根据计数体制的不同，计数器

2、可分成二进制（即2n进制）计数器和非二进制计数器两大类。在非二进制计数器中，最常用的是十进制计数器，其它的一般称为任意进制计数器。根据计数方法，计数器可分为加法计数器——随着计数脉冲的输人而递增计数；减法计数器——随着计数脉冲的输人而递减计数；可逆计数器——既可递增计数，也可递减计数。根据计数脉冲引入方式不同，计数器又可分为同步计数器——在同一计数脉冲（CP）的作用下，计数器中的触发器同时改变状态；异步计数器——在同一计数脉冲（CP）的作用下，计数器中的触发器状态改变不是同时发生。1．异步二进制加法计数器图7.1异步二进制加法计数器原理(a)、(b)异步二进制加法计数器结构比

3、较简单。图7.1（a）所示为4位二进制（十六进制）异步加法计数器的逻辑图，触发器选用双JK触发器74LS112接成T’118触发器形式。图7.10（b）和（c）分别是其状态图和时序图（即波形图）。计数脉冲CP由触发器FF0的CP端输入。由于74LS112是CP下降沿触发的，因此CP的每个下降沿使FF0触发翻转，Q0改变状态；触发器FF1的CP端接在Q0上，当Q0由1→0时，其下降沿使FF1触发翻转，Q1改变状态；其余各级触发器的连接情况与FF1相同，即后级（高位）的CP连接前级（低位）的Q，前级（低位）Q的下降沿使后级（高位）触发翻转，依次类推。由于各个触发器的触发不是与计数

4、脉冲信号（CP）同时进行的，所以称为异步计数器。图7.1异步二进制加法计数器原理(c)由状态图可以看出，每输入一个计数脉冲CP，Q3Q2Q1Q0的状态改变一次，状态组合的变化规律符合二进制数的计数规则，因此可作为二进制数器使用。图中由4个触发器组成的计数电路从起始态Q3Q2Q1Q0=0000，到Q3Q2Q1Q0=1111共十六个状态，因此，它是十六进制加法计数器，也称模16加法计数器（模M＝16）。由时序图可以看出：对应计数脉冲CP由1→0的每个下降沿，Q0翻转；当Q0由1→0时，Q1翻转；当Q1由1→0时，Q2翻转；当Q2由1→0时，Q3翻转。图7.2异步二进制减法计数器原

5、理(a)、(b)从时序图还可看到，Q0的周期是CP周期的二倍；Q1是Q0的二倍，CP的四倍；Q2是Q1的二倍，Q0的四倍，CP的八倍；Q3是Q2的二倍，Q1的四倍，Q0的八倍，CP的十六倍。所以Q0、Q1、Q2、Q3118分别实现了对CP的二、四、八、十六分频，这就是计数器的分频作用。2．异步二进制减法计数器图7.2为异步二进制减法计数器的逻辑图、状态图和时序图。异步二进制减法计数器原理可参考异步加法计数器，将图7.1（a）所示加法计数器电路图中的接线改接：将后级触发器CP端由原来接前级的Q端，改接为前级端即可组成。图7.2异步二进制减法计数器原理(c)3．D触发器组成异步计

6、数器图7.3用双D触发器74LS74组成的异步二进制加法计数器电路和时序图使用D触发器也可构成异步二进制计数器。使用双D触发器74LS74构成的4位二进制加法计数器的逻辑电路如图7.3（a）所示，图中的D触发器被改接为T’触发器。注意：因为D触发器74LS74是CP脉冲的上升沿触发，用D触发器构成加法计数器时，后级CP必须与前级的118端连接，才能具有加法计数功能。连接方式与下降沿触发器组成减法计数器的电路相同。请认真观察时序图。4．其它进制异步计数器在实际应用中，往往需要不同的计数进制以满足各种不同的要求。如电子钟里需要六十进制、二十四进制，日常生活中需要的十进制，等等。当

7、用触发器组成计数器时，通过按一定的逻辑关系连接各级的时钟端CP、控制端J、K、D、T、输出端Q、和复位、置位端，可以构成任意进制的计数器。对于定制式集成电路计数器，一般以“复位法”、“置位法”构成各种进制计数器，其原理后述。十进制是人们日常生活中最常用的计数制。在十进制计数器中用二进制代码来表示十进制数，称为BCD码(Binary-CodedDecimalnotation)，BCD码的编码方式有多种，使用最多的是8421码。图7.4中的电路是一种由JK触发器构成的异步十进制加法计数器电路，按照8421码