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1、现代电子技术总第119期一种从E1信号中提取时钟的全数字锁相环设计与实现黄海生刘宇(西安邮电学院西安710061)摘要我们提出一种从E1信号中提并对其进行性能分析,最后给出了硬件取时钟的全数字锁相环,并采用半脉冲移动(FPGA)实验的测试结果。技术设计数控振荡器,使得时钟占空比的误电路原理差小于4%。经实验证实,完全可以用于从数[3]字信号中提取时钟。由于数字集成电路发展数字锁相环有两种结构方式,基于DSP得比较成熟,集成度远高于模拟集成电路,因算法的锁相环与直接处理式锁相环,由于后而采用数字锁相环对系统集成大有好处。者不涉及并行算法,因而在
2、结构上一般不太关键词锁相环FPGAASIC复杂,适用于ASIC实现,图1是这种电路的原理框图。在电路中,首先把经过差分电路恢复引言出来的双轨码,+HDB3码和-HDB3码进行逻辑或,生成特殊的NRZ码,由于HDB3中含在通信网中,为了保证收、发双方的信号[7]有丰富的时钟信息,所以这个特殊的NRZ中达到同步,接收端的主时钟只能从接收到的也含有丰富的时钟信息。这种锁相环电路主信号码中提取,时钟提取电路的种类很多,常要是由鉴相器、序列滤波器、可控分频器和时见电路有锁相环、低Q振荡器、晶体滤波器和钟源组成;完成对输入定时信号的量化、数字LC谐振槽路等
3、。滤波和定时综合。传统的数字化理论在这里近年来,通信技术得到了飞速发展,对系表现为简单的取整,电路往往对应的是吞吐统的可靠性、低功耗和小型化等方面的要求愈脉冲,即为计数器的形式。技术的核心和难点来愈高,大规模数字集成电路技术的发展,为是量化、数字滤波和定时综合有机地结合,形满足通信电路的这些要求提供了条件,用全数成理论简单,易于电路实现,同时又能保证锁字锁相环电路来实现时钟提取电路,在集成电相环性能。路中比较容易实现。这种电路,在国外的通信可控分频器和时钟源共同完成数字振荡[4~6]专用集成电路中得到广泛地使用。本文讨器的功能,其中可控分频器有M
4、、M-1、M+1论的就是一种从E1信号中提取时钟的全数字三种分频功能;在锁相环的稳定工作状态下,锁相环电路的设计和性能分析,经过FPGA实可控分频器的输出就是锁相环从输入码流中验证实,这种电路结构简单、规模小、运行可提取出来的时钟,可控分频器的分频比受加减靠,充分体现了数字化的优点,可在大规模电计数器(序列滤波器)的控制,控制信号为L1和路中作为一个核(IP)来使用。目前,它已被用在本地数字交换机和接入网间V5接口专用集成电路芯片的研制的项目中。文中详细给出了从E1信号中提取时钟的全数字锁相环的电路原理,图1电路原理框图812/2000网络工
5、作室L2;序列滤波器受鉴相器的输出控制。鉴相器(0)=i(0)-o(0)=i(0)[2]采用的是积分型导前滞后型鉴相器,由于同步建立时间鉴相器的对称性,保证了积分结果的可靠和稳定。时钟源为高精度晶体振荡器。假定输入信号相位阶跃量为,即i(K)=,则有:电路原理分析o(K+1)=o(K)+Q[-o(K)]环路方程当K时,环路处于锁定状态,但是输出相锁相环在锁定状态下,环路仍然具有一定位存在着摆动,摆动的振幅为,则建立同步的相位误差,这是因为DCO的输出相位是阶跃所要调整的次为:变化的,每次控制的时间阶跃量恰
6、好是:/=(MN)/T=T/2当=时,共调整M*N次,为最多调即为本地时钟源周期To的一半,这是因为采整次数。实际调整的时间还应和输入信号中1[1]用了半脉冲移动技术,因此有:的个数有关,由于HDB3码的编码规则,在最T=T/(2M)坏情况下,至少4个码元中有一个1,故建立T为输入信号(NRZ)码元的宽度,M为可控分同步所需要的最长时间为:tp=4MNT频器的分频比。相对误差为:关于牵引范围的讨论T/T=1/(2M)如果M=16,则相对误差为3.2%,产生50%设fi-fo表示输入的频率阶跃,即输入信占空比时钟信号的误
7、差不超过4%。设第K个号和本地输出信号的频率之差,其中输入脉冲的相位为:fo=1/T,i(K)=2K+i(K)则i(K)=2(fi-fo)KT设第K个输出脉冲的相位为:=[2K(fi-fo)]/foo(K)=2K+o(K)代入环路方程得则相差为:(K+1)-K+Q[K]k=o(K)-i(K)i(K)=o(K)=[2(fi-fo)]/fo根据导前滞后型数字鉴相器原理有:在锁定状态下,相差不会发散,即当+1k>0Q1[k]=K时,k+1=k;{-1k<0则有Q[K]=[2(fi-fo)]/
8、fo由于序列滤波器为加减计数器,设计数器的门限为N,也就是说,鉴相器每输出N个导前故有:(fi-fo)/fo=1/2MN(滞后)脉冲,
