VHDL实验报告.doc

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1、.实验者：黄成勇学号：3110008723班级：电子（4）班日期：2012年12月30日实验一：应用QuartusII完成基本组合电路设计(1)实验目的：熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。(2)实验内容1：首先利用QuartusⅡ完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出仿真波形。最后在实验系统上进行硬件测试，验证本项设计的功能。2选1多路选择器：LIBRARYIEEE;USEIEEE.STD

2、_LOGIC_1164.ALL;ENTITYmux21aISPORT(a,b,s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINPROCESS(a,b,s)BEGINIFs='0'THENy<=a;ELSEy<=b;ENDIF;ENDPROCESS;ENDARCHITECTUREone;..双2选1多路选择器2选1多路选择器功能时序波形(3)实验内容2：将此多路选择器看成是一个元件mux21a，利用元件例化语句。例化程序：L

3、IBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux31aISPORT(a1,a2,a3,s0,s1:INSTD_LOGIC;outy:OUTSTD_LOGIC);ENDENTITYmux31a;ARCHITECTUREbhvOFmux31aISCOMPONENT(a,b:INSTD_LOGIC;s:INSTD_LOGIC);ENDCOMPONENT;BEGINu1:MUX21APORTMAP(a=>a2，b=>a3，s=>s0，y=>tmp);u2:MUX2

4、1APORTMAP(a=>a1，b=>tmp，s=>s1，y=>outy);ENDARCHITECTUREBHV;(4)实验内容3..：引脚锁定以及硬件下载测试。若选择目标器件是EP1C3，建议选实验电路模式5（附录图7），用键1(PIO0，模式5中为PIO233，引脚号为1)控制s0；用键2(PIO1，234，引脚号为2)控制s1；a3、a2和a1分别接clock5(引脚号为16)、clock0(引脚号为93)和clock2(引脚号为17)；输出信号outy仍接扬声器spker(引脚号为129)。通

5、过短路帽选择clock0接256Hz信号，clock5接1024Hz，clock2接8Hz信号。最后进行编译、下载和硬件测试实验（通过选择键1、键2，控制s0、s1，可使扬声器输出不同音调）。实验二：在QuartusII中用原理图输入法设计8位全加器..(1)实验目的：熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。(2)实验原理：一个8位全加器可以由8个1位全加器构成，加法器间的进

6、位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照6.1节的方法来完成。(3)实验内容1：按照书本介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。键1、键2、键3(PIO0/1/2)分别接ain、bin、cin；发光管D2、D1(PIO9/8)分别接sum和cout。半加器设计：全加器设计：..(4)实验内容2，建立一个更高层次的原理

7、图设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。建议选择电路模式1（附录图3）；键2、键1输入8位加数；键4、键3输入8位被加数；数码6/5显示加和；D8显示进位cout。八位全加器设计：....实验三：8位16进制频率计设计(1)实验目的：设计8位16进制频率计，学习较复杂的数字系统设计方法。(2)实验原理：根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的输入信号脉冲计数允许的信号；1秒计数结束后，计数值被锁入锁存器，计数器清0，为下一

8、测频计数周期作好准备。测频控制信号可以由一个独立的发生器来产生，即图7-34中的FTCTRL。根据测频原理，测频控制时序可以如图所示。(3)实验内容1：分别仿真测试模块例7-7、例7-8和例7-9，再结合例7-10完成频率计的完整设计和硬件实现，并给出其测频时序波形及其分析。建议选实验电路模式5；8个数码管以16进制形式显示测频输出；待测频率输入FIN由clock0输入，频率可选4Hz、256HZ、3Hz...50MHz等；1HZ测频控制信号CLK1HZ