数电VHDL实验报告.doc

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1、2009级数字电路实验报告实验名称：EDA基础实验学生姓名：桂柯易班级：2009211120班内序号：07学号：09210580日期：2011年4月28日1.实验要求【实验目的】1.熟悉用QuartusII原理图输入法进行电路设计和仿真；2.掌握QuartusII图形模块单元的生成与调用；3.熟悉用VHDL语言设计组合逻辑电路和时序电路的方法；4.熟悉用QuartusII文本输入法和图形输入法进行电路设计；5.熟悉不同的编码及其之间的转换；6.掌握触发器的逻辑功能及使用方法；7.熟悉计数器、寄存

2、器、锁存器、分频器、移位寄存器的设计方法8.掌握VHDL语言的语法规范，掌握时序电路描述方法；9.掌握多个数码管动态扫描显示的原理及设计方法。【实验所用仪器及元器件】1.计算机2.直流稳压电源3.数字系统与逻辑设计实验开发板【实验内容】1.用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。2.用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。3.用3线-8线译码器（74LS13

3、8）和逻辑门设计实现函数F，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。4.用VHDL语言设计实现一个3位二进制数值比较器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。5.用VHDL语言设计实现一个4选1的数据选择器；一个8421码转换为格雷码的代码转换器；一个举重比赛裁判器；一个带同步置位和同步复位功能的D触发器；一个带异步复位的4位二进制减计数器；一个带异步复位的8421码十进制计数器；一个带异步复位的4

4、位自启动环形计数器；一个带控制端的8位二进制寄存器，当控制端为‘1’时，电路正常工作，否则输出为高阻态；一个分频系数为12，分频输出信号占空比为50%的分频器。仿真验证其功能，并下载到实验板测试。要求用拨码开关和按键开关设定输入信号，发光二极管显示输出信号。（注：有几个不需要下载到实验板测试）2.程序分析全加器：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYh_adderISPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC

5、);ENDENTITYh_adder;ARCHITECTUREaOFh_adderISBEGINso<=aXORb;co<=aANDb;END;libraryieee;useieee.std_logic_1164.all;entityGKY07P3isport(ain,bin,cin:instd_logic;cout,sum:outstd_logic);endentityGKY07P3;architectureaofGKY07P3iscomponenth_adderport(a,b:instd_

6、logic;co,so:outstd_logic);endcomponent;signald,e,f:std_logic;beginu1:h_adderportmap(a=>ain,b=>bin,co=>d,so=>e);u2:h_adderportmap(a=>e,b=>cin,co=>f,so=>sum);cout<=dorf;end;整体思路是按照实验的要求，先做出一个半加器，然后在这个半加器的基础上实现全加器的功能。函数F：3位二进制数值比较器：LIBRARYIEEE;USEIEEE.S

7、TD_LOGIC_1164.ALL;ENTITYGKY07P4ISPORT(A:INSTD_LOGIC_VECTOR(2DOWNTO0);B:INSTD_LOGIC_VECTOR(2DOWNTO0);YA,YB,YC:OUTSTD_LOGIC);ENDGKY07P4;ARCHITECTUREbehaveOFGKY07P4ISBEGINPROCESS(A,B)BEGINIF(A>B)THENYA<='1';YB<='0';YC<='0';ELSIF(A

8、YC<='0';ELSEYA<='0';YB<='0';YC<='1';ENDIF;ENDPROCESS;ENDbehave;将比较的过程直接交给软件本身，只需通过不同的二进制数输出比较的结果即可。4选1数据选择器：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYGKY07P5ISPORT(G,A1,A0:INSTD_LOGIC;D0,D1,D2,D3:INSTD_LOGIC;Y,YB:OUTSTD_LOGIC);ENDGKY07P5;ARCHITECT