VHDL实验报告

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1、班级：2009211411学号：09211999姓名：陈东东四选一数据选择器1.实验目的：利用数据选择器的原理，即在地址选择信号的控制下从输入的四路数据中选择一路数据作为输出。2.实验内容和实验原理：四选一数据选择器有4条输入数据线，2条地址选择线和一条数据输出线，通过控制2条地址选择线实现数据输出线从4条输入线中选择一条输出。3.试验程序：LIBRARYIEEE;USEIEEE.std_logic_1164.ALL;ENTITYMUX4ISPORT(D0:INstd_logic;D1:INstd_logic;D2:INstd_logic;D3:INstd_logic;S0:INst

2、d_logic;S1:INstd_logic;Q:OUTstd_logic);ENDmux4;ARCHITECTURERTLOFmux4ISBEGINPROCESS(D0,D1,D2,D3,S0,S1)BEGINIF(S1='0'ANDS0='0')THENQ<=D0;ELSIF(S1='0'ANDS0='1')THENQ<=D1;ELSIF(S1='1'ANDS0='0')THENQ<=D2;ELSIF(S1='1'ANDS0='1')THENQ<=D3;ELSEQ<='Z';ENDIF;ENDPROCESS;ENDRTL;4.波形仿真：S1和S0表示地址选择线，D3，D2，D1，

3、D0表示输入数据线，Q表示输出数据线。1.试验中遇到的问题及解决方法:实验较为简单，无问题。组合逻辑电路之加法器设计1．实验目的：利用计算机组成原理中介绍的修正函数，编程实现一个任意位进位的1位BCD码加法器。2.实验内容和原理：设计标准输入为8421BCD，输出为8421BCD码，便于观察结果。设计能够自动对输入的8421BCD转换成学号对应的BCD码制（要求输出观测），然后采用相应的修正函数实现加法。加法结果正确（要求输出观测）。并且自动将加法的结果转换成8421BCD码输出。8421BCD转换成5421BCD校正函数：Functiontran(m:instd_logic_vec

4、tor(4downto0))returnstd_logic_vectorisvariablen:std_logic_vector(4downto0);begincasemis--为什么不能用信号when"00101"=>n:="01000";when"00110"=>n:="01001";when"00111"=>n:="01010";when"01000"=>n:="01011";when"01001"=>n:="01100";when"01010"=>n:="00000";when"01011"=>n:="00001";when"01100"=>n:="00010";when"0

5、1101"=>n:="00011";when"01110"=>n:="00100";when"01111"=>n:="00101";when"10101"=>n:="11000";when"10110"=>n:="11001";when"10111"=>n:="11010";when"11000"=>n:="11011";whenothers=>n:=m;endcase;return(n);endtran;二进制码转换成8421BCD码校正函数：functiontran2(j:instd_logic_vector(4downto0))returnstd_logic_vectorisv

6、ariablek:std_logic_vector(4downto0);beginwhen"01010"=>k:="10001";when"01011"=>k:="10001";when"01100"=>k:="10010";when"01101"=>k:="10011";when"01110"=>k:="10100";when"01111"=>k:="10101";when"10000"=>k:="10110";when"10001"=>k:="10111";when"10010"=>k:="11000";whenothers=>k:=j;endcase;return(k);end

7、tran2;其中最高位均表示进位信号。3.程序框图：程序包——实体——结构体（8421转换成5421函数，对8421各位分别全加，得出二进制码转换成8421码）。4.测试用例：比如两8421BCD码分别为01001和00111，其中最高位表示进位信号，转换为5421BCD码应分别为：01100和01010，和应为10110.此测试可以考虑各个位进位的信号相加。5.仿真波形图：x,y分别表示8421BCD码的输入，其中x4，y4表示进位，初始无进位，所以均为