实验4-数控分频器设计

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1、实验四数控分频器的设计1.实验目的（1）学习时序电路VHDL语言设计。（2）学习多进程设计，掌握变量的用法与信号的区别。（3）掌握整数数控分频器的原理及设计方法。（4）掌握半整数数控分频器的原理及设计方法2.背景知识分频器在时序逻辑电路中应用广泛.数控分频器的功能就是当在输入端给定不同的输入数据时，将对输入的时钟信号有不同的分频比。整数分频器采用计数初值可并行预置的加法（或者减法）计数器构成。时钟源与所需频率不成整数倍关系，需要采用小数分频器进行分频。3.实验内容与要求（1）、设计一个整数数控分频器，根据预置数的不同实现不同的分频比。（2

2、）、设计一个分频系数是2.5的小数分频器。实验要求：波形仿真+硬件验证4.实验方案（1）、整数分频器设计方案假设计数器计数时钟是clock，数据位宽为4，进行加法计数，计数初值为“1011”，计数器记满“1111”，需要计数5次(1011→1100→1101→1110→1111)，每5个clock脉冲，count输出一个脉冲，这样count的频率就是clock频率的1/5，称为5分频。假设预置数是d[3..0]，这样分频比R="1111"-d[3..0]+1。也就是如果d[3..0]=11(二进制1011),则R=5；如果是减法计数器，则

3、分频比R=12（从11减法计数到0，共12次），则分频比公式为R=d[3..0]+1。分频器设计的基础——计数器计满全1后，产生进位信号cout，cout的频率是计数时钟频率的16分之一，称cout是clk的十六分频。如果有一个预置数d[3..0],从d开始计数计到全1，这时进位信号cout与clk的频率关系是什么呢？4位二进制加法计数器分频比R=“1111”-d[3..0]+1libraryieee;--设计库的打开和程序包的允许使用useieee.std_logic_1164.all;useieee.std_logic_unsigne

4、d.all;entitypulseis--定义实体pulseport(clk:instd_logic;--初始时钟clk，即分频前时钟d:instd_logic_vector(7downto0);--8位预置数dfout:outstd_logic);--分频后输出信号end;architectureoneofpulse1is--定义结构体signalfull:std_logic;--定义信号fullbeginp0:process(clk)--进程p0，以clk为敏感参数variablecnt8:std_logic_vector(7down

5、to0);--定义内部变量cnt8beginifclk'eventandclk='1'thenifcnt8="11111111"thencnt8:=d;full<='1';--如果cnt8记满全1，预置数d被同步置入计数器cnt8，准备开始下次加法计数。记满时进位信号输出高电平1elsecnt8:=cnt8+1;full<='0';--否则继续作加1计数，full输出低电平0endif;endif;endprocess;p1:process(full)--进程p1，以full信号为敏感岑书variablecnt2:std_logic;--

6、定义内部变量cnt2beginiffull'eventandfull='1'thencnt2:=notcnt2;--变量cnt2是信号full的2分频endif;ifcnt2='1'thenfout<='1';--分频最终结果foutelsefout<='0';endif;endprocess;end;关于fout频率的计算full信号的分频比F="11111111"－d[7..0]+1,而fout信号的频率是full频率的一半，产生的分频信号fout的分频比应是R=（"11111111"－d[7..0]+1）×2。通过公式根据需要的分频

7、比，计算预置初值d。假设需要进行8分频，预置数d是252（二进制11111100）。思考：1、分频波形从12.8us开始的原因？2、clk时钟频率为20MHz，预置数d=252，则信号full的频率？信号fout的频率？3、如果预置数是238呢？计数寄存器cnt8从零开始计数，记到全1时才进行第一次初值置入，然后才开始分频思考：采用此方法能够设计的分频器的特点？偶次分频？奇次分频？占空比？（2）分频系数2.5的小数分频器设计方案设有一个5MHz的时钟源，电路中需要产生一个2MHz的时钟信号，则分频比是2.5。设计中，先设计一个模3的计数器

8、（上升沿计数），然后通过在时钟下降沿处产生分频信号的上升沿，以实现半整数分频。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_