数控分频器的VerilogHDL设计.doc

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1、附表1：广州大学学生实验报告开课学院及实验室：物理与电子工程学院-电子楼317室2016年5月5日学院物电　年级、专业、班姓名Jason.P学号实验课程名称　EDA技术实验成绩　实验项目名称数控分频器的VerilogHDL设计指导教师一、实验目的：1.设计实现一个根据不同的输入，将时钟信号进行分频； 2.掌握分频计数器类型模块的Verilog描述方法；3.学习设计仿真工具的使用方法；4.学习层次化设计方法。二、实验内容：1.用Verilog语言设计一个数控分频器；2.编制仿真测试文件，并进行功能仿真；3.下载并验证分频器功能。实验原理：数控分频器的功能

2、就是在输入端给定不同数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。三、实验HDL描述：modulefdiv1(CLK,PM,D,DOUT,RST);inputCLK;inputRST;input[3:0]D;outputPM;output[3:0]DOUT;reg[3:0]Q1;regFULL;(*synthesis,probe_port,keep*)wireLD;always@(posedgeCLKorposedgeLDornegedgeRST)if(

3、!RST)beginQ1<=0;FULL<=0;endelseif(LD)beginQ1<=D;FULL<=1;endelsebeginQ1<=Q1+1;FULL<=0;endassignLD=(Q1==4'B0000);assignPM=FULL;assignDOUT=Q1;endmodule四、仿真结果：由波形图可见，当RST为低电平时，LD置位，装载预置数5（0101）；当计满值为0000（图中DOUT：1111后的一小段），LD置位并输出一次脉冲PM，然后加载预置数，继续计数。五、引脚锁定：六、硬件测试结果：下载程序到目标机注：键4-键1为设置

4、预置数七、实验心得:通过本次实验，使我明白了数控分频器的工作原理，并通过蜂鸣器直观地对比了不同的分频效果。巩固了理论知识和实验流程，提高了效率，为后续实验打下良好的基础。说明：各学院（实验中心）可根据实验课程的具体需要和要求自行设计和确定实验报告的内容要求和栏目，但表头格式按照“实验项目名称”栏以上部分统一。