数控分频器的设计-四

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1、数控分频器的设计一、实验目的1.设计实现一个根据不同的输入，将时钟信号进行分频2.掌握分频计数器类型模块的Verilog描述方法；3.学习设计仿真工具的使用方法；4.学习层次化设计方法；二、实验内容1.实现对时钟的2分频、4、8、和16分频。2.实现偶数分频器的设计。（8分频）3.实现对吋钟的16分频设计。4.实现奇数分频的设计。三.实验原理数字分频器的功能就是在输入端给定不同数据时，将对输入的时钟信号有不同的分频比，数字分频器就是计数值可并行预置的加法计数器设计完成，方法就是将计数溢出位与预置数加载输入信号相接即可。!1!（1）启动QuartusII建立一个空白工程。（2）新建VHDL源

2、程序文件输入程序代码并保存，进行综合编译，若在编译过程中出现错误，则找出并更正错误，直至成功为止。（3）建立波形仿真文件并进行功能仿真验证。五、实验结果1•仿真结果实现对信号时钟的2分频、4、8、和16分频（占空比50%）o结果如图一:Vilut<90(Ipt20川糾m糾m80川MOm120.0mIttOu1(0Om180Ou2(0Om2200m24)Ou2600m2900mXOOmBiba阪颐（gsr；屁匝08BiBiBlBi图一2.对时钟的16分频占空比为1/16,结果如图二:NftntValuet27481^0elkB1

3、3ScountB0015・・.iv!6B0图二3.奇数：3倍分

4、频，仿真结果如图3：01-2-56KatieVg»30.0xelkA0...div3A0cogtB00tenplA1A1=i-!rnmrnmkoo7oiXio：C}_XoiYioXooYoiXioXooyoixioXooyoiyio)：00x01x10xoox01____—111-1r!1!1!I11609ns1000ns120JOns160,0ns180,0nsPS809ns20Qns40Qns30.0ns图三4.5分频仿真结果如图四:MasterTime8a27.575m<

5、»

6、Poirter79.63m52C6ntStartV

7、0x120.0ns180.0ns2000nz220.0x240.0ns27.575ns07-5-6-7elkbMcourdBOUt«nplB0tv6B0^■LrLr■Ln_ru_i_n_n_n_n_n_n_n_n_n_n_n_n_n_rLJ_LJ_Lri_n_r©C^rxsxiIiIrJ-!n.图四六.心得和体会这次的实验为数字分频器，基本原理老师已经在上课的时候讲的很清楚,这次刚开始综合时有错误，改完后波形仿真也进行的很顺利，这次试验乂熟悉了QUARTUS11软件的使用，以后要多动手，多理解，争取对QUARTUS11熟练掌握。1、libraryieee;useiee

8、e.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityzl_549isport(clk:instdjogic;clk_div2,clk_div4,clk_div&clk_divl6:outstd_logic);endzl_549;architecturedivofzl_549issignalcount:std_logic_vector(3downto0);beginprocess(clk)beginif(clkeventandelk二T)thenif(count=M1111

9、H)thencount<=(others=>,0,);elsecount<=count+l;endif;endif;endprocess;clk_div2<=count(0);clk_div4<=count(1);clk_div8<=count(2);clk_div16<=count(3);enddiv;2^libraryieee;useieee.std_logic_1164.all;entityzl_549isport(clk:instd_logic;clk_div5:outstdjogic);endzl_549;architecturediv5ofzl_549issignalcount

10、:integerrange0to6;signaltempl5temp2:std_logic;beginprocess(clk)beginifrising_edge(clk)thenifcount=4thencount<=0;temp1<=nottemp1;elsecount<=count+1;endif;endif;iffalling_edge(clk)thenifcount=4thentemp2<=nottemp2;e