数字逻辑电路与系统设计第7章习题及解答

《数字逻辑电路与系统设计第7章习题及解答》由会员上传分享，免费在线阅读，更多相关内容在工程资料-天天文库。

1、习题7」若某存储器的容量为1MX4位，则该存储器的地址线、数据线各有多少条？题7・1解：该存储器的地址线有1()条，数据线有2条。7.3某计算机的内存储器有32位地址线、32位并行数据输入、输出线，求该计算机内存的最大容量是多少？题7・3解：该计算机内存的最大容量是232X32位。7.5已知ROM的数据表如表P7.5所示，若将地址输入A3、A2>A］和A°作为3个输入逻辑变量，将数据输出F3、F?、R和F。作为函数输出，试写出输出与输入间的逻辑函数式。表P7.5A3A?A]AqF3F2FlFo0

2、00000000001000100100011()011001001000110010101110110010101110100100011001001110110101111101111101100101011011011111()100111111000题7・5解：坊=工加(8〜15)=入F2—工加(4〜11)=A3Ay+Ay=4㊉％片=工加(2〜5,10〜13)=&4+企入二仏㊉4片=工加(1,2,5,6,9,10,13,14)=^4+^,4=A㊉4)7.7请用容量为1KX4位的Intel

3、2114芯片构成4KX4位的RAM,要求画出电路图。题7.7解:1/011/021/031/04图题解7.77.9已知4输入4输出的可编程逻辑阵列器件的逻辑图如图P7.9所示，请写出其逻辑函数输出表达式。题7.9解：佗=4/]+A.)AFx=A,+A,A27.11假设GAL器件的结构控制字取值分别为：SYN=,ACo=O,AG（/?）=O,XOR（n）=0，请画出OLMC（n）的等效电路图。题7.11解：当GAL器件的结构控制字取值分别为：SYN=,ACo=O,AC,（/7）=0,XO/?⑺

4、）=0时，画出OLMCI作在纯组合输出模式，低电平输出有效，其等效电路如图题解7.11所示。CKOEEN(匕》I/O(n)CKOE0()反馈米耳邻级输出（m）图题解7.117.13请问CPLD的基本结构包括哪儿部分？各部分的功能是什么？题7.13解：CPLD产品种类和型号繁多，虽然它们的具体结构形式各不相同，但基本结构都由若干个可编程的逻辑模块、输入/输出模块和一些可编程的内部连线阵列组成。如Lattice公司生产的在系统可编程器件ispLS11032,主要由全局布线区（GRP）、通用逻辑模块（

5、GLB）、输入/输出单元（IOC）、输出布线区（ORP）和时钟分配网络（CDN）构成。全局布线区GRP位于器件的中心，它将通用逻辑块GLB的输出信号或I/O单元的输入信号连接到GLB的输入端。通用逻辑块GLB位于全局布线区GRP的四周，每个GLB相当于一个GAL器件。输入/输出单元IOC位于器件的最外层，它可编程为输入、输出和双向输入/输出模式。输出布线区ORP是介于GLB和IOC之间的可编程互连阵歹ij,以连接GLB输出到IOC。时钟分配网络CDN产生5个全局时钟信号，以分配给GLB和IOC使

6、用。7.15若MXC4000系列的FPGA器件实现4线・16线译码器，请问最少需占用几个CLB?§7.15解：最少需占用8个CLBo笫一个CLB可以完成任意两个独立4变量逻辑函数或任意一个5变量逻辑函数，产生两个输出。而4线・16线译码器由4个输入变量产生16个输出变量，那么8个CLB的G、F组合逻辑函数发生器的输入端均共用译码器的4个输入变量，而每个CLB则分别完成译码器的16个输出变量中的2个输出。具体实现如图题解7.15o图题解7・15