数字逻辑电路与系统设计第6章习题及解答

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1、第6章题解:6.1试用4个带异步清零和置数输入端的负边沿触发型JK触发器和门电路设计一个异步余3BCD码计数器。题6・1解:余3BCD码计数器计数规则为:0011->0100->—1100-0011-*-,由于釆用异步清零和置数,故计数器应在1101时产生清零和置数信号,所设计的电路如图题解6.1所示。图题解6.1题6.2试用中规模集成异步十进制计数器74290实现模48计数器。题6.2解:6.3试用D触发器和门电路设计一个同步4位格雷码计数器。题6.3解:根据格雷码计数规则,Q1QoQsQ>0011110000000011000

2、111111100111QlQoQ.3Q>0011110000001011111111110100000X^iQoQ3Q>0011110000111010001110111100001Q2QlQoQ.3Q>0011110001100010011111100100011QiQo计数器的状态方程和驱动方程为:er1=d.=+型q”+q;莎er1=d2=+q©+Nq;NQT=Dl+Q;Q;Q;;+Qj=Do=Q^Q;1+按方程画出电路图即可,图略。题6.4解:反馈值为1010c卜一进制计数器6.5试用4位同步二进制计数器741

3、63实现十二进制计数器。74163功能表如表6.4所示。题6・5解:可采取同步清零法实现。电路如图题解6.5所示。CLKCLRLDENTENP>ca[―<>40)adD74163TC=5图题解6.5RCO题6.6解:当M=1时:六进制计数器八进制计数器6.7试用4位同步二进制计数器74163和门电路设计一个编码可控计数器,当输入控制变量M=0时,电路为8421BCD码十进制计数器,M=1时电路为5421BCD码十进制计数器,5421BCD码计数器状态图如下图P6.7所示。74163功能表如表6.4所示。Q3Q2Q1Q00(X)0—>0

4、001—>0010—►0011—>0100tJ1100—1011—1010—1001<—1000图P6.7题6・7解:实现8421BCD码计数器,可采収同步清零法;5421BCD码计数器可采収置数法实现,分析5421BCD码计数规则可知,当2=1时需置数,应置入的数为:D,D2D}D()=Q.000。加入控制信号M,即可完成电路设计。电路如图题解6.7所示。000CLKM图题解6.7题6.8解:按十进制数,从60到99再回到60,可以认为是40进制计数器。6.9试用同步十进制计数器74160和必要的门电路设计一个365进制计数器。要求各

5、位之间为十进制关系。74160功能表如表6.6所示。题6・9解:用3片74160构成3位十进制计数器,通过反馈置数法,完成365进制计数器设计。电路如图题解6.9所示。图题解6.96.11图P6.ll所示电路是用二一十进制优先编码器74147和同步十进制计数器7416()组成的可控制分频器。已知CLK端输入脉冲的频率为lOKHz,试说明当输入控制信号A,B,C,D,E,F,G,H,/分别为低电平时,丫端输出的脉冲频率各为多少。优先编码器74147功能表如表4.4所示,74160功能表如表6.6所示。HPR1/BCD74147At11If

6、c2C——c34D<48E——<5F——<6G——c7H-81c9DoD26TC=9ENTCTRDIVIO[ENP74160LDT>CCLR-1i~nriir~hriiy端输出频率为—KHz;9y端输出频率为—KHz;8丫端输出频率为—KHZ;7丫端输出频率为—KHz;6Y端输出频率为—KHz;5y端输出频率为—KHz;4y端输出频率为—KHz;图P6.11题6.11解:当A=0时,74160构成模9计数器,当3=0时,74160构成模8计数器,当C=0时,74160构成模7计数器,当D=0时,74160构成模6计数器,当E=0吋,74

7、160构成模5计数器,当F=0时,74160构成模4计数器,当G=0时,74160构成模3计数器,当H=0时,7416。构成模2计数器,丫端输出频率为亍脳当/=0时,74160循坏置9,丫端输出频率为0Hz;题6.12试用同步4位二进制计数器74163辅以4选1数据选择器设计一个0110100111序列信号发生器。74163功能如表6。4所示。(设计可用少量门)题6・12解:用二进制计数器实现一个十进制计数,当1001时反馈置0;定义F为序列输出。Q.3q2QiQoF00000000110010100110010010101001100

8、011111000110011Q3Q2^001111000010101101011XXXX1011XX用QIQO作为地址A=Qi为了使输111F的产生有利于用四选一实现,计数从6到15QsQ2QiQoF

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