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时间:2019-07-30
《实验四 基本时序逻辑电路的VHDL模型》由会员上传分享,免费在线阅读,更多相关内容在工程资料-天天文库。
1、实验四基本时序逻辑电路的VHDL模型一、实验目的1掌握简单的VHDL程序设计。2掌握VHDL语言对基本时序逻辑电路的建模。二、实验内容分别设计并实现锁存器、触发器的VHDL模型。(一)寄存(锁存)器1实验原理寄存器用于寄存一组二值代码,广泛用于各类数字系统。因为一个触发器能储存1位二值代码,所以用N个触发器组成的寄存器能储存一组N位的二值代码。2实验内容:实现同步锁存器(同步锁存器指复位和加载功能全部与时钟同步,复位端的优先级最高。在数字系统设计时,采用完全同步的锁存器,可以避免时序错误。)附:一个8位寄存器的VHDL描述。LIBRARYIEEE;USEIEEE.STD_LOGIC
2、_1164.ALL;ENTITYREGISPORT(D:INSTD_LOGIC_VECTOR(0TO7);CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(0TO7));ENDREG;ARCHITECTUREARTOFREGISBEGINPROCESS(CLK)BEGINIF(CLK'EVENTANDCLK=‘1’)THENQ<=D;ENDIF;ENDPROCESS;ENDART;(二)触发器实验内容:1、D触发器1)、带异步置位的D触发器(当时钟信号或置位信号有跳变时激活进程。如果置位信号有效(高电平),D触发器被置位,输出信号高电平,如果置位信号无效,
3、此时时钟信号出现上升沿,D触发器输出信号变为输入信号);2)、带异步复位和置位的D触发器(当时钟信号、复位信号或置位信号有跳变时激活进程。如果复位信号有效(高电平),D触发器被复位,输出信号低电平;如果复位信号无效置,而置位信号有效(高电平),D触发器被置位,输出信号高电平,如果复位信号和置位信号都无效,此时时钟信号出现上升沿,D触发器输出信号变为输入信号)。附:最简单的D触发器,没有复位和职位信号。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDCFQISPORT(D,CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC);EN
4、DDCFQ;ARCHITECTUREARTOFDCFQISBEGINPROCESS(CLK)BEGINIF(CLK'EVENTANDCLK=‘1’)THEN--时钟上升沿触发Q<=D;ENDIF;ENDPROCESS;ENDART;上述触发器为最简单的D触发器,没有复位和职位信号。根据上例写一个2、JK触发器从真值表可以看出,PRN=0时,触发器置数,Q=’1’;CLRN=0时,触发器清零,Q=’0’;当PRN=CLRN=J=K=’1’时,在CLK上升沿的时候,触发器翻转。3)RS触发器四、实验报告1、简要说明实验步骤。2、写出实验用的VHDL源程序。3、记录仿真结果(波形),说明
5、输出延时情况。4、记录实验结果,并分析其结果的正确性。5、说明实验中遇到的问题及解决方法,写出实验心得体会。
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