基本时序逻辑电路设计

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1、第五讲基本时序逻辑电路设计2010年12月基本时序逻辑电路设计¾时序逻辑电路的基本知识¾时序逻辑电路的VHDL描述¾同步时序逻辑电路和异步时序逻辑电路¾时序逻辑电路的基本知识时序逻辑电路的电路特征：•时序电路的输出信号不仅取决于电路当时的输入，还取决于电路原来的状态，体现了“记忆”特性。•从电路行为上讲，不管输入如何变化，仅当时钟的沿（上升沿或下降沿）到达时，才有可能使输出发生变化。触发器由时钟信号来触发，控制翻转时刻，而对触发器翻转到何种状态并无影响。时序逻辑电路的两个基本组成部分：•用来计算输入和寄存器的函数值的逻辑•用来保持时序逻辑电路状态的存储单元同步时序描述时序逻辑电路的

2、基本方式：表达式（输出逻辑表达式、存储单元驱动表达式、触发器状态方程）；状态转换图/表；时序图设计时序逻辑电路的基本方法：•寄存器传输级模型（RTL）：根据时序图把行为描述成寄存器值的转换•状态机：根据状态转换图/表描述状态机的行为状态转换图寄存器传输级结构分析一个时序电路，就是要找出给定时序电路的逻辑功能。具体地说，就是要求找出电路的状态和输出状态在输入变量和时钟信号作用下的变化规律。T型触发器输出方程Y=XQnC状态方程驱动方程T=Xn+1nnQ=XQ+XQ触发器特征方程n+1nnQ=TQ+TQnYX=QCn+1nnQ=XQ+XQQnn+1XQY0010010010001111

3、nn+1XQQY0010010010001111寄存器传输级时序模型•D触发器•触发器应用电路•计数器设计（同步、异步计数）•分频电路设计•电平锁存器¾时序逻辑电路的VHDL描述VVDD触发器：触发器：边沿触发的存储设备（边沿触发的存储设备（FlipFlip--FlopFlop））entitydffis•时钟信号、获取Port(clk:instd_logic;边沿触发d:instd_logic;q,qn:outstd_logic);•描述方式：enddff;if、waituntil，architectureBehavioralofdffissignaloutp:std_logic;

4、rising_edge,beginfalling_edgeqn<=notoutp;q<=outp;process•同步和非同步复begin位waituntilrising_edge(clk);同步outp<=d;endprocess;D触发器endBehavioral;同步D触发器RTL综合结果图可设计同步D触发器仿真结果图同步电路、延迟电路¾延迟电路entitydelayisport(clk,din:instd_logic;d1,d2,dout:outstd_logic);enddelay;architecturertlofdelayissignalt1,t2,tout:std_

5、logic;beginprocess(clk)beginifrising_edge(clk)thent1<=din;t2<=t1;tout<=t2;endif;endprocess;dout<=tout;d2<=t2;d1<=t1;endrtl;¾微分器电路entitydiffisport(clk,din:instd_logic;d1,d2,up_diff,dn_diff,up_dn_diff:outstd_logic);enddiff;architecturertlofdiffissignalt1,t2:std_logic;beginprocess(clk)beginifrisi

6、ng_edge(clk)thent1<=din;t2<=t1;endif;endprocess;d2<=t2;d1<=t1;up_diff<=t1andnott2;dn_diff<=nott1andt2;up_dn_diff<=t1xort2;endrtl;T触发器nn+1XQQY00100100输出方程Y=XQnC10001111状态方程n+1nnQ=XQ+XQentitytestservhdlisPort(C:instd_logic;X:instd_logic;Y:outstd_logic;PRE:instd_logic);endtestservhdl;architecture

7、Behavioraloftestservhdlissignalq,t:std_logic;begint<=notX;Y<=qandCandX;processbeginifPRE='1'thenq<='1';elsifrising_edge(C)thenift='1'thenq<=notq;elseq<=q;endif;endif;endprocess;endBehavioral;¾同步时序逻辑电路与异步时序逻辑电路根据电路中各级触发器时钟端的连接方式同步时序电路设计各