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时间:2019-05-25
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1、QuartusII+Modelsim各种仿真验证CrazyBingo2012-3-2参考无双oo前辈的博文:http://www.cnblogs.com/oomusou/archive/2009/01/30/modelsim_pre_post_simulate.html参考book:《AlteraFPGA/CPLD设计初级篇》第二版一、FPGA的设计验证流程系统设计电路构思否电路设计与输入(HDL,原理图,波形,状态机)否功能仿真是否正确是是是否为综合优化的问题综合优化综合后仿真是否正确否否是是实现与布局布线是否为实现的问题布局布线后仿真是否正确否是否板级仿真与验证是否正确是加载配置在线调
2、试图1:FPGA/CPLD设计完整流程设计输入DeignEntry综合分析生成变成文件Anslysis&SynthesisAssemble布局布线建立对应器件链接文件Fitter(Place&Route)Programmer时序分析转换变成文件TimingAnalysisConvert编程和配置Programming&Configuration图2:FPGA/CPLD设计简要流程图3:QuartusII中编译步步为营二、仿真步骤各种概念与步骤1)前仿真前仿真,即功能仿真,用专用放着工具对设计进行功能仿真,验证电路功能是否符合设计要求。通过功能仿真能即使发现设计中的错误,加快设计进度,提高设
3、计的可靠性。2)综合后的仿真把综合生成的标准延时反标注到综合仿真模型去,可估计门延时带来的影响,但是只能估计门延时,不能估计线延时,仿真结果和部先后的实际情况还有一定的差距,并不十分准确。由于目前综合工具比较成熟,一般省去此环节的仿真。而且在QuartusII中,直接进行下一步仿真。3)布局布线后的仿真即时序仿真。布局布线后生成的仿真延时文件最全,不仅包括门延时,还包括布线延时,所以最为准确,能较好的反映芯片的实际工作情况。一般来说,布局布线必须进行,以此确保设计的可靠性和稳定性,发现时序违规(TimingViolation)。4)板级仿真在有些高速设计的情况下,还需要使用第三方板级验证工
4、具进行仿真与测试,入MentorTau、ForteDesign-TimingDesigner、MentorHyperlynx、MentorICX、CadenceSPECCTRAQuest、SynopsysHSPICE。这些工具通过设计的IBIS和HSPICE等模型的仿真,能较好的分析高速设计信号的完整性、电磁干扰(EMI)等电路特性。5)在线仿真在加载配置目标板之后,设计者在必要情况下要进行的一个步骤,就是在线仿真调试,利用QuartusII自带SignalTapII在线逻辑分析仪进行分析,通过JTAG口,在线、实时读取FPGA内部信号。一般在我们的设计中但是在我们小型设计中,时序要求不是
5、很严格的情况下,可以省略时序仿真,只进行功能仿真(综合后的仿真一般只在IC设计中用到,一般软件能胜任综合工作,全程编译直接综合→布局布线);大型设计或时序非常严谨的情况下,务必进行时序仿真,验证时序是否违规,进而用timequest进行约束(可以用QuartusII内嵌的静态时序分析(STA),或者第三方(Synopsys的Fprmality、PrimeTime),也可以用QuartusII内嵌的ChipEditor分析芯片内部的连接于配置情况。)。另外在高速电路设计时,为了保证设计的可靠性,务必在时序仿真之后,还要进行一些板级验证。三、QuartusII进行功能&时序仿真(一)Quart
6、usII仿真相关就算不用第三方软件,QuartusII自个儿也能完成功能仿真和时序仿真,只是波形仿真器不适合庞大的时序,gui做的比较戳罢了。在QuartusII两种仿真,软件分为“function”与“timing”,还有快速时序仿真模型,即功能仿真与时序仿真,可在Device中的SimulatorSetting时钟设置。一般我们直接进行或者软件默认为Timing时序仿真。(二)功能仿真(1)在Setting中设置Simulator为Functional功能仿真(2)生成功能仿真网标文件(3)输入激励后进行功能仿真,如下图所示:(三)时序仿真(1)在SimulationSetting中选
7、择Timing时序仿真(2)Startsimulation,如下图,QuartusII会自动在在Modelsim中加入演示文件。如下,可以看到时序延时(门级延时与布线延时)四、Q2+Modelsim进行功能&时序仿真(一)Modelsim仿真相关Modelsim是业界最优秀的HDL语言仿真器,但是更专业更牛逼,对于庞大的工程,复杂的时序,如果想QuartusII那样输入激励,坐等蛋碎吧……相对于QuartusII而言,M
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