课程设计数字频率计数器

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1、.1.课程设计的目的（1）掌握中、小规模集成电路设计与制作的方法。（2）进一步培养学生对数字电路的综合应用能力和设计能力。（3）熟悉并掌握WEB软件。2.课程设计的指标（1）被测信号的频率为：1Hz~100KHz（分两频段1Hz~999Hz，1~100KH）（2）用3位数码管显示测量数据（3）测量误差小于10%3.课程设计的原理3.1原理框图计数器锁存器译码器时钟电路10进制分频器显示器整形正弦波矩形波自检控制电路闸门1s0.001s数字频率计原理框图..3.2原理和模块的工作原理晶振产生较高的标准频率，经分频器后可获得各种时基脉冲。被测频率的输入信号经放大整形后变成矩形脉冲加到主控门

2、的输入端，如被测信号为方波，则放大整形可以不要，将被测信号直接加到主控门的输入端。时基信号的周期为T，进入计数器的输入脉冲数为N，则被测信号的频率f=N/T，改变时基信号的周期T，即可得到不同的测频范围。（1）.时基电路石英晶振即所谓石英晶体谐振器和石英晶体时钟振荡器的统称。获得较高精度的时钟需求，采用了石英晶振电路。（2）.整形放大电路..被测频率的输入信号经放大整形后变成矩形脉冲加到主控门的输入端，如被测信号为方波，则放大整形可以不要，将被测信号直接加到主控门的输入端。（3）.10进制分频器分频器具有延时作用，在多谐振荡器电路中接入石英晶体，组成石英晶体多谐振荡器。因为石英晶体多振

3、荡器比555定时器接成的触发器更为精确。..时间很短，所通过的脉冲波的个数很少，误差就相当大。所以我们所要考虑的是如何沿长时间，缩小频率。因而考虑到了分频计。分频计的作用就是将石英晶体产生的脉冲波的时间延长，这样通过的脉冲波的个数就大大增多了。（4）.控制电路双D触发器控制电路，V1/1的任务是输出闸门控制信号，以控制主控制门V2/2的开启与关闭。当给与非门V2/1输入一个时基信号的下降沿时，门V2/1就输出一个上升沿，则V1/1的Q1端就由低电平变为高电平，将主控制门V2/2开启。允许被测信号通过该主控制门并送至计数器输入端进行计数。相隔一秒后，又给与非门V2/1输入一个时基信号的下

4、降沿，与非门V2/1输出端又产生了一个上升沿，使V1/1的Q1端变为低电平，将主控制门关闭，使计数器停止计数，同时Q1非端产生一个上升沿，使V1/2翻转成Q2=1，Q2非=0，由于Q2非=0，它立即封锁与非门V2/1不再让时基信号进入V1/1，保证在显示读数的时间内Q1端始终保持低电平，使计数器停止计数。（5）.计数器..计数器由74160组成，具有计数作用。（6）.锁存器和译码器锁存器和译码器由4511构成，CD4511是一个用于驱动共阴极LED（数码管）显示器的BCD码—七段码译码器，特点如下：具有BCD转换、消隐和锁存控制、七段译码及驱动功能的CMOS电路能提供较大的拉电流。可直

5、接驱动LED显示器。计数脉冲通过计数电路进行有效的计数，按照设计要求每一秒种都必须对计数器清零一次，因为电路实行秒更新，所以计数器到译码电路之间有锁存电路，在计数器进行计数的过程中对上一次的数据进行锁存显示，这样做不仅解决了数码显示的逻辑混乱，而且避免了数码显示的闪烁问题..另外大多的译码器都带有锁存功能，但是他的锁存方式基本上都是电平触发，若设计成电平触发的话，势必会增加电路的复杂度，还不如直接采用边沿琐存的单集成，所以不使用译码器中的锁存电路。（7）.数码管显示器共阴极七段数码管构成显示部分。4.设计的步骤和过程在WEB上按电路图连好各部件，并对每个模块进行分别调试，最后将所有模块

6、组装，做最后调试。5.设计仿真运行结果此数字频率计数器由输入整形电路、晶体振荡器、分频器及量程选择开关、门控电路、逻辑控制电路、闸门、计数译码显示电路等组成。被测信号(以正弦波为例)通过放大、整形电路将其转换成同频率的脉冲信号，然后将它加到闸门的一个输入端。闸门的另一个输入信号是门控电路发出的标准脉冲，只有在门控电路输出高电平时，闸门被打开，被测量的脉冲通过闸门进入到计数器进行计数。门控电路输出高电平的时间T是非常准确的，它由一个高稳定的石英振荡器和一个多级分频器及量程选择开关共同决定。逻辑控制电路是控制计数器的工作顺序的，使计数器按照一定的工作程序进行有条理的工作(例如准备——计数—

7、—显示——清零——准备下一次测量)。..通过气短数码管显示的数据，可以测出脉冲的个数N，通过时基电路以及分频电路可以得到在时间段T内，被测信号发生的脉冲个数N，从而可以通过计算得到脉冲频率f1，被测信号的原频率为f，得误差W=(f1-f)/f.测的误差小于10%。6.总结与心得在这实习的两周中，我了解到了很多书本上未曾有过的东西。特别是和我同一组的龙波同学，在我们多次陷入困境时找到了出路，从而使我们能轻松完成此次设计。数字频率计是一种用十进制数