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1、实用文案电子科技大学实验报告学生姓名：ZYZ学号：2014060103026指导教师：DJ一、实验项目名称：Verilog组合逻辑设计二、实验目的：使用ISE软件和Verilog语言进行组合逻辑的设计与实现。三、实验内容：1．3-8译码器的设计和实现。2．4位并行进位加法器的设计和实现。3．两输入4位多路选择器的设计和实现。实验要求如下：1．采用Verilog语言设计，使用门级方式进行描述。2．编写仿真测试代码。3．编写约束文件，使输入、输出信号与开发板的引脚对应。4．下载到FPGA开发板，拨动输入开关，观察Led灯的显示是否符合真值表。四、实
2、验原理：1．74x138译码器是输出低有效的3-8译码器。表1所示为74x138译码器的真值表。表174x138译码器的真值表输入输出G1G2A_LG2B_LCBAY7_LY6_LY5_LY4_LY3_LY2_LY1_LY0_L0xxxxx11111111x1xxxx11111111xx1xxx1111111110000011111110100001111111011000101111101110001111110111标准文档实用文案1001001110111110010111011111100110101111111001110111111
3、1根据3-8译码器的真值表，可得输出的函数表达式为根据上述函数表达式，可画出逻辑电路图为。图13-8译码器的逻辑电路图标准文档实用文案2.数据选择器的逻辑功能是根据地址选择端的控制，从多路输入数据中选择一路数据输出。因此，它可实现时分多路传输电路中发送端电子开关的功能，故又称为复用器（Multiplexer）,并用MUX来表示。表22输入1位多路选择器的真值表数据输入选择控制S输出YD0D1000001001001110100100111101011112选1数据选择器的真值表如表1所示，其中，D0、D1是2路数据输入，S为选择控制端，Y为数据
4、选择器的输出，根据真值表可写出它的输出函数表达式为：如果输入再加上低有效的输入使能端，则输出的表达式变为根据上述函数表达式，可画出2输入4位多路选择器的逻辑电路图为。图22输入4位多路选择器的逻辑电路图标准文档实用文案2.1位全加器的真值表如下表31位全加器的真值表输入变量输出变量ABCiCi+1S000000010101001011101000110110110101111101110根据真值表，输出表达式为：对于4位并行加法器，可以按入下公式进行设计标准文档实用文案图3所示为4位并行进位加法器框图，本实验中用Verilog语句来描述。图34
5、位并行进位加法器五、实验器材（设备、元器件）：PC机、WindowsXP、Anvyl或Nexys3开发板、XilinxISE14.7开发工具、DigilentAdept下载工具。标准文档实用文案六、实验步骤：实验步骤包括：建立新工程、原理图或代码输入、设计仿真、输入输出引脚设置、生成流代码与下载调试。七、关键源代码：1．在ISE设计中可以直接输入如下3-8译码器的代码2．3-8译码器的仿真测试代码仿真结果如下图所示。标准文档实用文案图4译码器的仿真结果3．译码器在Nexys3开发板上的约束文件4．4位并行加法器的代码标准文档实用文案5．加法器的
6、仿真测试代码仿真结果如下图所示。标准文档实用文案图5加法器的仿真结果6．加法器在Nexys3开发板上的约束文件标准文档实用文案7．数据选择器的代码标准文档实用文案modulemux_2in4bit(inputEN_L,S,input[4:1]D0,D1,output[4:1]Y);wirew0,w1,w2,w3,w4,w5,w6,w7,w8,w9;wireS_L;not(S_L,S);nor(w0,EN_L,S);nor(w1,EN_L,S_L);and(w2,D0[1],w0);and(w3,D1[1],w1);and(w4,D0[2],w0
7、);and(w5,D1[2],w1);and(w6,D0[3],w0);and(w7,D1[3],w1);and(w8,D0[4],w0);and(w9,D1[4],w1);or(Y[1],w2,w3);or(Y[2],w4,w5);or(Y[3],w6,w7);or(Y[4],w8,w9);endmodule8.数据选择器的仿真测试代码// Add stimulus here EN_L = 1 S = 1'bx #100 EN_L = 0 S = 0 D0 = 4'b0101 #
8、100 EN_L = 0 S = 1 D1 = 4'b1010仿真结果如下图所示。标准文档实用文案图6数据选择器的仿真结果9．数据选
