实验项目verilog组合逻辑设计实验指导书

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1、电各科技大嗲针厲机科嗲与工超嗲绝实验指导书实验名称Verilog组合逻辑设计电子科技大学教务处制表一、概述本实验使用XilinxISR软件和Verilog语言进行组合逻辑的设计与实现。实验内容包括1.3-8译码器的设计和实现。2.4位并行进位加法器的设计和实现。3.两输入4位多路选择器的设计和实现。实验要求如下：1.采用Verilog语言设计，则使用门级方式进行描述。2.编写仿真测试代码。3.编写约束文件，使输入、输出信号与开发板的引脚对砬。4.下载到FPGA开发板，拨动输入开关，观察Led灯的显示是否符合真值表。二、实验原理：1.74x138译码器是输出低有效

2、的3-8译码器。表丨所示为74x138译码器的真值表。表174x138译码器的真值表输入输出G1G2A_LG2B_LcBAY7_LY6一LY5一LY4—LY3—LY2—LYI_LYO—L0XXXXX111111111X1XXXX11111111XX1XXX11111111100000111111101000011111110110001011111I01110001111110111100100111011111100101110111111001101011111110011101111111根据3-8译码器的真值表，可得输山的函数表达式为G=GIG2A_LG

3、2B_LYQ_L=CBAGY_L=CBAGY2_L=CB~AGY3_L=CBAGY4_L=C~BAGY5_L=CBAGY6_L=CBAGY1_L=CBAG根据上述函数表达式，可画出逻辑电路图为。丫0_L丫1一LY2_LY3_LY4_L丫5—LY6_LY7_L图13-8译码器的逻辑电路图2.数据选择器的逻辑功能是根据地址选择端的控制，从多路输入数据中选择一路数据输出。因此，它可实现吋分多路传输$路中发送端电子开关的功能，故又称为复用器(Multiplexer)，并用MUX來表示。表22输入1位多路选择器的真值表数据输入选择控制S输出YDOD10000010010

4、01110100100111101011112选1数据选择器的真值表如表1所示，其中，Do、01是2路数据输入，S为选择控制端，Y为数据选择器的输出，根据真值表可写出它的输出函数表达式为：y=SD()+SDi如果输入再加上低有效的输入使能端，则输岀的表达式变为Y=EN_L(SD,+SDi)=EN_L]D(}+EN_LSD'根据上述函数表达式，可岡出2输入4位多路选择器的逻辑电路图为。EN—LS1DO1D12D02D13D03D14DO4D1图22输入4位多路选择器的逻辑电路图2.1位全加器的真值表如下表31位全加器的真值表输入变量输出变量ABCiC/+7S000

5、0000101010010111010001101101101011i1101110根据真值表，输出表达式为：S=ABCj+ABC-+ABC-4~ABC-二4㊉B㊉（?i+i=ABCj+ABCi+ABCj+ABCi=（/1㊉fi）C,+Afi对于4位并行加法器，可以按入下公式进行设计Pi=A+BiCM=Si-^Pi'CiCI=

6、'Po-C0C4=«?3+P，C3=^3+P3.(S2+Pl-so阁34位并行进位加法器三、设计实现1.在ISE设计中可以直接输入如下3-8译码器的代码moduledecoder_74x138（G1，G2A—L，G2B_L，C,B,A,Y7_L,Y6_L,Y5_L,Y

7、4_L,Y3_L,Y2_L,Y1_L，Y0_L）;inputG1，G2A_L,G2B_L;inputC，B，A;outputY7_L，Y6_L，Y5_L,Y4_L，Y3_L,Y2_L，Y1_L，Y0_L;wireG1_L;wireG;wireA_L,B_L，C_L;wireA_H，B_H，C_H;not（Gl_L,Gl）;nor（G，G1_L，G2AJL，G2B_L）;not（A_L,A）;not（B一L，B）;not（C_L，C）;not（A_H，A_L）;not（B_H，B_L）;not（C一H，C_L）;nand（Y0_L，C_L，B_L，A_L，G）;n

8、and（Y1_L，C_L