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1、Verilog时序逻辑设计————————————————————————————————作者：————————————————————————————————日期：电子科技大学实验报告学生姓名：ZYZ学号：2014060103026指导教师：DJ一、实验项目名称：Verilog时序逻辑设计二、实验目的：掌握边沿D触发器74x74、同步计数器74x163、4位通用移位寄存器74x194，的工作原理。采用移位寄存器74x194设计3位最大序列长度线性反馈移位寄存器（LFSR：LinearFeedbackShiftRegister）计数器。采用同步计数器7
2、4x163设计频率为1Hz的数字信号。采用ISE软件进行Verilog设计和仿真，并下载到FPGA开发板进行实际调试。三、实验内容：1．根据边沿D触发器74x74的原理图编写设计和仿真模块。2．根据通用移位寄存器74x194的原理图编写设计和仿真模块。3．采用1片74x194和其它小规模逻辑门设计3位LFSR计数器，编写设计和仿真模块。4．根据4位同步计数器74x163的原理图编写设计和仿真模块。5．输入为100MHz的系统时钟，采用7片74x163和其它小规模逻辑门设计1Hz的数字信号。6．在FPGA开发板上调试3位LFSR计数器。四、实验原理：图1
3、所示为带有置位和清零端的边沿D触发器的逻辑图，本实验中用Verilog语句来描述。图1中的w1-w4为中间信号名称。图1 边沿D触发器的逻辑图图2为4位通用移位寄存器74x194，本实验中用Verilog语句来描述。注意图2与教材《数字设计—原理与实践》（第4版）第528页的图8-41有一点不同，在图2中采用上升沿D触发器，所以输入CLK后面改为接缓冲器。图2 4位通用移位寄存器74x194的逻辑图图3是3位LFSR计数器的电路图。注意图3与教材《数字设计—原理与实践》（第4版）第535页的图8-52有一些不同，在图3中采用右移工作方式，输出QA接高位
4、Q2，输出QC接低位Q0，输入ABCD接1000。这样修改的目的是与教材第535页的图8-51、表8-26以及表8-27一致。图3 3位LFSR计数器图4 同步计数器74x163的原理图在图3中，输入为1Hz的数字信号。在Nexys3开发板上自带100MHz时钟，为了便于将图3的设计下载到FPGA开发板，需要设计1Hz的数字信号发生器。设输入为100MHz，输出为1Hz，则计数器的模为100M。采用十六进制计数方式，有效状态选0-5F5E0FF，所以需要7片74x163。采用清零法，在状态5F5E0FF时产生LD_L信号,LD_L=(Q[26]Q[24
5、]RCO[5]Q[18]Q[16]Q[15]Q[14]Q[13]RCO[1]RCO[0])’。输出选Q[26]，Q[26]的周期为1秒，占空比约33%。图4中的输入ABCD也可改为D[0]、D[1]、D[2]、D[3]，输出QAQBQCQD可改为Q[0]、Q[1]、Q[2]、Q[3]，图4的设计可以采用门级描述，也可以采用教材《数字设计—原理与实践》（第4版）第525页的表8-20中的行为描述。五、实验器材（设备、元器件）：PC机、WindowsXP、Anvyl或Nexys3开发板、XilinxISE14.7开发工具、DigilentAdept下载工具
6、。六、实验步骤：实验步骤包括：建立新工程、设计代码与输入、约束与实现、生成流代码与下载调试。七、关键源代码：1．D触发器的Verilog代码moduled_ff(CLK,D,PR_L,CLR_L,Q,QN);inputCLK,D,PR_L,CLR_L;outputQ,QN;wirew1,w2,w3,w4;nand(w1,PR_L,w2,w4);nand(w2,CLR_L,w1,CLK);nand(w3,w2,CLK,w4);nand(w4,w3,CLR_L,D);nand(Q,PR_L,w2,QN);nand(QN,Q,w3,CLR_L);endmod
7、ule2．仿真测试代码initialbeginCLK=0;PR_L=1;CLR_L=1;D=0;#4D=1;#2D=0;#8D=0;#2D=1;#13CLR_L=0;#10CLR_L=1;#10PR_L=0;#5D=0;#10PR_L=1;endalwaysbegin#5CLK=~CLK;end仿真结果如下图所示。图5D触发器的仿真结果3．D触发器在Nexys3开发板上的UCF文件NETCLKLOC=V10;#SwitchNETCLR_LLOC=T10;#SW0NETPR_LLOC=T9;#SW1NETDLOC=V9;#SW2#LedNETQNLOC=
8、U16;#LD0NETQLOC=V16;#LD14．4位通用移位寄存器74x194的Veril
