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1、.....武汉科技学院计算机科学学院逻辑设计课程设计报告班级：计科098学号：0904681404姓名：许双双同组者：日期：2011-6-27word格式.整理版.....1题目与要求1.1问题提出（左对齐，宋体粗小四号）数字钟的设计1、秒、分为00～59六十进制计数器。2、时为00～23二十四进制计数器。3、整点报时。4、数码管显示。5、其它功能（如：星期计数等）1.2设计原理通过程序编程和仿真及下载，而使功能得以实现。它由石英晶体振荡器、分频器、计数器、译码器显示器和校时电路组成。振荡器产生稳定
2、的高频脉冲信号,作为数字钟的时间基准,然后经过分频器输出标准秒脉冲。秒计数器满60后向分计数器进位,分计数器满60后向小时计数器进位,小时计数器按照“24翻1”规律计数。计数器的输出分别经译码器送显示器显示。计时出现误差时,可以用校时电路校时、校分。2设计过程2.1逻辑描述libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityclockisport
3、(clk,switch,clear,add:instd_logic;set:instd_logic_vector(1downto0);second0,second1,minute0,minute1,hour0,hour1:outstd_logic_vector(3downto0));end;architecturearchofclockissignalclk0,clr,m0,m1,m2,m3,m4:std_logic;signalcout0:std_logic_vector(3downto0);si
4、gnalcout1:std_logic_vector(3downto0);word格式.整理版.....signalcout2:std_logic_vector(3downto0);signalcout3:std_logic_vector(3downto0);signalcout4:std_logic_vector(3downto0);signalcout5:std_logic_vector(3downto0);beginstart:process(switch)beginif(switch='0'
5、)thenclk0<=clk;elseif(add='1')thenclk0<='1';elseclk0<='0';endif;endif;endprocessstart;p1:process(clr,clk0)beginif(set="00"orset="01")thenif(clr='1')thencout0<="0000";m0<='0';elsif(rising_edge(clk0))thenif(cout0="1001")thencout0<="0000";m0<='1';elsecout
6、0<=cout0+'1';m0<='0';endif;endif;endif;endprocessp1;p2:process(clr,m0)beginif(set="00"orset="01")thenword格式.整理版.....if(clr='1')thencout1<="0000";m1<='0';elsif(rising_edge(m0))thenif(cout1="0101")thencout1<="0000";m1<='1';elsecout1<=cout1+'1';m1<='0';en
7、dif;endif;elsif(set="10")thenif(clk0='1')thenm1<='1';elsem1<='0';endif;endif;endprocessp2;p3:process(clr,m1)beginif(set="00"orset="10")thenif(clr='1')thencout2<="0000";m2<='0';elsif(rising_edge(m1))thenif(cout2="1001")thencout2<="0000";m2<='1';elsecout
8、2<=cout2+'1';m2<='0';endif;endif;endif;endprocessp3;p4:process(clr,m2)beginword格式.整理版.....if(set="00"orset="10")thenif(clr='1')thencout3<="0000";m3<='0';elsif(rising_edge(m2))thenif(cout3="0101")thencout3<="0000";m3<='1';elsecout3<=cout
