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时间:2019-03-20
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1、I繳械折匈国硕±学位论文胃国偷基于CoreCoimect总线的DDR3控制器设计^^与验证作者姓名^刘奕蒲学校导纖名、职疏道隱副教授^9企业剥禍名、职琼张荣华窩工申请学位类别工程硕壬西安电子科技大学学位论文独创性(或创新性)声明秉承学校严谨的学风和优良的科学道德,本人声明所呈交的论文是我个人在导师指导下进巧的研巧工作及取得的研究成果。尽我所知,除了文中特别加巧标注和致谢中所罗列的内容LJ外,论文中不包含其他人已经发表或撰写过的研巧成果;也不包含为获得西安电子科技大学或其它教育机构的学
2、位或证书而使用过的材料一。与我同工作的同事对本研究所做的任何贡献均己在论文中作了明确的说明并表示了谢意。一切法律责任学位论文若有不实么处,本人承担。今歲如缉;马伤);日期本人签名:西安电子科技大学关于论文使用授权的说明本人完全了解西安电子科技大学有关保留和使用学位论文的规定,目P:研究生在校攻读学位期间论文工作的知识产权属于西安电子科技大学。学校有权保留送交论文的复印件,允许查阅、借阅论文;学校可臥公布论文的全部或部分内容,允许采用影印、缩印或其它复制手段保存论文。同时本人保证,结合学位论文研究成果完成的论文、
3、发明专利等成果,署名单位为西安电子科技大学。保密的学位论文在__年解密后适用本授极书。 ̄^1八本人签名;東带导师签名:刘解|安日期:引马日期:知之4赛同·学校代码10701学号1311122906分类号TN4密级公开西安电子科技大学硕士学位论文基于CoreConnect总线的DDR3控制器设计与验证作者姓名:刘奕蒲领域:软件工程学位类别:工程硕士指导教师姓名、职称:刘帘曦副教授企业导师姓名、职称:张荣华高工学院:微电子学院提交日期:2016年1月DesignandVerificationoftheDDR3Controllerbase
4、donCoreConnectAthesissubmittedtoXIDIANUNIVERSITYinpartialfulfillmentoftherequirementsforthedegreeofMasterinSoftwareEngineeringByLiuYipuSupervisor:LiuLianxiAssociateProfessorZhangRonghuaSeniorEngineerJanuary2016摘要摘要电子信息行业中需要使用大量的数据存储单元,随着需求不断提高,存储器设备也不断地推陈出新、更新换代。发展到如今,DDR存储器以起高速、高
5、效、低功耗的特点,逐渐取代了传统的存储器设备成为市场的主流。DDR3SDRAM是DDR的第三代存储器,在继承了DDR基本功能的基础上,对性能做了更高的提升,能很好地满足PC系统和各种SOC系统的数据存储要求。存储器的性能是影响系统性能的关键因素,同时存储控制器的设计与使用决定了存储器性能实际的功效发挥。DDR3SDRAM理论最高的传输速度可以达到1.6Gbps以上,但在用户的实际运用中,需要针对不同的用户逻辑进行时序控制,很难实现DDR存储器的高带宽利用。所以,设计一种针对用户接口,实现控制器的用户逻辑和控制逻辑速度匹配是DDR存储器性能得以实现的可靠保证
6、。本文首先对DDRSDRAM发展背景进行了简要分析,研究了IBM的CoreConnect总线协议,同时对DDR、DDR2、DDR3的功能原理、工作特性进行了细致研究。在以上基础上,为实现SOC嵌入式数据传输系统的要求,以快速高效为目标,本文提出了一种具有CoreConnect总线接口的DDR3控制器设计方案,可以满足基本的传输要求。本方案介绍了DDR3控制器的基本功能结构,分析了各个模块的功能实现和设计方法,其中主要分析了数据通路传输和MC控制模块的功能实现方法。同时,在最初功能实现的基础上,更加深入地分析了缓冲接口模块,对用户接口进行设计优化,有效提高控
7、制器的效率。最后对DDR3进行了全面系统的功能仿真验证,着重介绍了DDR3控制器的仿真验证方法,包括模块级验证和FPGA验证方法,搭建DDR3控制器的仿真验证平台,创建验证用例,对测试结果进行判断分析。关键词:DDR3,CoreConnect,控制器,设计,验证IABSTRACTABSTRACTThereisalargerequirementofdatamemoryinElectronicinformationindustry.Asthedemandincreasing,thememorydeviceshaveconstantlymadenewreplac
8、ements.Developingtothenow,because
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