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时间:2019-03-17
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1、圓巧娘毛謂乂'^專硕±学位论文胃雖画基于片上标准总线接口的SDRAM控削器设pi^作者姓名刘天祥学校导师姓名、职務马佩军副教授w膠企业导师姓名、职赖郭蒙高工M巧请学位类别工程硕壬I西安电子科技大学学位论文独创性(或创新性)声明秉承学校严谨的学风和优良的科学道德,本人声明所呈巧的论文是我个人在导师指导下进行的研巧工作及取得的研究成果。尽我所知,除了文中特别加站标注和致谢中所罗列的内容^?外,论文中不包含其他人已经发表或撰写巧的研巧成果;也不包含为获得西安电子
2、科技大学或其它教育机构的学位或证书而使用过的一材料。与我同工作的同事对本研巧所做的任何贡献巧己在论文中作了明确的说明并表示了谢意。一。学位论文若有不实之处,本人承担切法律责任:(丸快禅)或日期;本人签名巧_]西安电子科技大学关于论文使用授权的说明,目本人完全了解西安电子科技大学有关保留和使用学位论文的规定P;研巧生在校攻读学位期间论文工作的知识产权属于西安电子科技大学。学校有权保留内容,送交论文的复印件,允许查阅、借阅论文;学校可从公布论文的全部或部分允许采用影印、缩印或其它复制
3、手段保存论文。向时本人保证,结合学位论文研巧成果完成的论文、发明专利等成果,署名单位为西安电子科技大学。太人豁名:(丸快祥)■^个导师签名;刮手乃日期:g—日期:!長考爲明巧于^学校代码10701学号1311122920分类号TN4密级公开西安电子科技大学硕士学位论文基于片上标准总线接口的SDRAM控制器设计与验证作者姓名:刘天祥领域:软件工程学位类别:工程硕士学校导师姓名、职称:马佩军副教授企业导师姓名、职称:郭蒙高工学院:微电子学院提交日期:2015年12月DesignandVerificati
4、onofSDRAMControllerBasedonOn-chipStandardBusAthesissubmittedtoXIDIANUNIVERSITYinpartialfulfillmentoftherequirementsforthedegreeofMasterinSoftwareEngineeringByLiuTianxiangSupervisor:MaPeijunAssociateProfessorGuoMengSeniorEngineerDecember2015摘要摘要近年来,随着IC(IntegratedC
5、ircuit)产业的高速发展,在数字化系统中,处理器的性能不断提高,因此对存储器的数据通道带宽和存储器的容量也提出了更高的要求,存储器的性能对整个系统性能的影响越来越大。SDRAM(SynchronousDynamicRandom-AccessMemory)被称为同步动态随机存储器,作为存储器的重要组成部分,SDRAM以其容量大、成本低,传输速度较快等优点,在包括计算机产品在内的各类电子产品中广泛应用。本文研究的SDRAM控制器是SDRAM存储芯片的控制单元,将从处理器发来的数据和指令进行处理,转换成对存储芯片的读写操作。
6、本文所设计的SDRAM控制器划分为PLB从设备接口模块、DCR接口模块、跨时钟域转换模块和SDRAM控制模块;其中又将SDRAM控制模块分为寄存器模块、总线仲裁模块、地址控制模块、自动刷新模块、数据控制模块、状态机模块和页面控制模块七个子模块。使用Verilog硬件描述语言实现各个模块的逻辑功能。针对本文所设计的模块,搭建验证平台,根据需求提出功能验证点,编写测试用例,进行了模块级的验证工作。本文所设计的SDRAM控制器可以支持4个物理Bank,每个物理Bank空间可达256M;支持单拍、Line、Burst等不同类型的读
7、写操作;支持可配置的ECC和奇偶校验,在保证了传输数据正确性的同时也尽可能的节约了资源;支持页面开放模式,页面替换采用LRU算法,以提高效率。除此之外为了提高设计结果的可复用性,支持外部总线时钟与内部SDRAM时钟的跨时钟域传输,其中可以支持的SDRAM内部时钟频率范围为66MHz-133MHz,对于外部的时钟,可以支持的PLB总线时钟频率最高为200MHz。关键词:SDRAM控制器,CoreConnect总线,跨时钟域,ECC校验IABSTRACTABSTRACTRecentyears,withtherapiddevel
8、opmentofICindustry,theprocessorperformanceisimprovedgreatlyinthedigitalsystem.Therefore,thememoryperformancehasmoreandmoreimpactontheoverallperformanceo
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