片上sdram控制器设计与集成

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1、第26卷第5期Vol.26No.52005年9月Sept.2005片上SDRAM控制器设计与集成胡‘丹1,2李辉2张志敏‘(1中国科学院计算技术研究所北京100080;?江南大学信息工程学院无锡214036)摘要:介绍了SDRAM拉制器EP核的设计、电路的功能仿真、综合以友脸证等过程，其中重点讨论了该控制器的接口设计以实现Soc的集成。性能分析表明该拉制器设计合理、性能祝异.结果证明了该IP在功能和时序上符合SDRAM控制器技术规范，达到了预定目标。关健词:龙芯同步动态存储器片上系统总线接口OnChipSDRAM

2、ControllerDesignandIntegrationHUDan"，LIHui,ZHANGZhimin'0InstituteofComputingTechnology,ChineseAcademyofSciences,Beijing,100080,China;2SouthernYangtzeUniversity,SchoolofInformationTechnology,WuXi,214036,China)Abstract:Inthispaper,weintroduceitsdesign,functiona

3、lsimulation,synthesis,post-simulationandFPGAver-ification.WeillustratetheinterfacedesignofitindetailforSoCintegration.Asaresult,thisIPcorehasgoodper-formanceandmeettheSDRAMSpecificationinfunctionandtiming.Keywords:Godson,SDRAM,SoC,BusInterface随着设计与制造技术的发展，集成电

4、路设计从晶体管的集成发展到逻辑门的集成，现在又发展到IP(IntellectualProperty)的集成，即SoC

5、开发的片上总线架构，旨在推进龙芯的产业化，探索Sc￡设计方法。它可用于PDA、智能家电和消费类电子产品等方面，其集成平台也可用于后续芯片开发，开发衍生产品。图1ICT-E32结构图ICTE32采用的龙芯1号CPU核是一款32位的MIPSCPU。片上总线按照挂载UP的带宽分成两级，分别是高速总接器连接。还有一条穿过片上所有EP模块的总线—DCR线和低速总线.高速总线采用地址流水和读/写并发技术(1]，(DeviceControlRegisterBus)总线[2]。这是一个环形的总数据线宽度为64bit，最高频率13

6、3MHz，挂有CPU核、线，CPU是DCR总线上惟一的主设备，负责对总线上其他的SDRAMController和PCIController等模块;低速总线采用设备进行读写操作。DCR总线用于对各个IP模块的寄存器Wishbone体系结构，数据线宽度32bit，最高频率66MHz，挂沪堆(Registerbank)进行读写。其大致结构图如图1所示。，有UART,USBHost和LIO接口等模块。两级总线通过桥本文于2004-12-16收到。572微计算机应用2005年能的片上同步总线，总线上的设备使用同一个时钟源提

7、供的控制器设计与实现时钟。采用二级地址流水和读写并发技术.由总线仲裁器控SDRAM控制器挂载在ICT-E32的内部高速总线上，制总线上Master设备和Slave设备之间的读/写操作。总线是总线上的Slave设备。它支持的SDRAM大小范围为64M上的Master设备使用独占的地址线、读数据线、写数据线以-1G。通过PC申行总线协议访问DIIVIM条的SPD(Serial及传输控制信号，而Slave设备则共享分隔的地址和读/写数PresenceDetect)，来配置SDRAM控制器的模式寄存器。它据线，其中读/写

8、数据线配有各自的传输控制信号。它支持的工作频率与高速总线同步，兼容PC100/133。数据线宽度SDRAM仲裁，仲裁的原则是采用带抢占的剥夺方式，CPU为64位，支持burst操作(1,2,4,8与整页)，支持顺序与交替访问的优先级最高。访间。SDRAM控制器主要由三大模块组成，包括高速总线内部高速总线仲裁使用静态优先级，当Master设备对某接口、DCR总线接口以及SD