组合逻辑电路实验分析

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1、实验四组合逻辑电路实验分析一、实验目的1．掌握组合逻辑电路的分析方法与测试方法；2．了解组合电路的冒险现象及消除方法；3．验证半加器、全加器的逻辑功能。二、预习要求1．复习组合逻辑电路的分析方法；2．复习用与非门和异或门等构成的半加器、全加器的工作原理；3．复习组合电路冒险现象（险象）的种类、产生原因，如何消除？三、实验原理1．组合逻辑电路由很多常用的门电路组合在一起，实现某种功能的电路，它在任意时刻的输出，仅取决于该时刻输入信号的逻辑取值，而与信号作用前电路原来的状态无关。2．组合逻辑电路的分析是指根据所给的逻辑电路，写

2、出其输入与输出之间的逻辑函数表达式或真值表，从而确定该电路的逻辑功能。其分析步骤为：列出真值表化成最简表达式分析逻辑功能根据电路写出函数表达式3．组合电路的冒险现象(1)实际情况下，由于器件的延时效应，在一个组合电路中，输入信号发生变化时，输出出现瞬时错误的现象，把这现象叫做组合电路中的冒险现象，简称险象。这里研究静态险象，即电路达到稳定时，出现的险象。可分为0型静态险象（如图4-1）和1型静态险象（如图4-2）:图4-10型静态险象其输出函数Y=A+,在电路达到稳定时，即静态时，输出Y总是1。然而在输入A12变化时，输出

3、Y的某些瞬间会出现0，Y出现窄脉冲，存在有静态0型险象。图4-21型静态险象其输出函数Y=A+,在电路达到稳定时，即静态时，输出Y总是O。然而在输入A变化时，在输出Y的某些瞬间会出现1，Y出现窄脉冲，存在有静态1型险象。（2）进一步研究得知，对于任何复杂的组合逻辑电路，只要能成为A+或A的形式，必然存在险象。为了消除险象，通常用增加校正项的方法，如果表达式中出现A+形式的电路，校正项为被赋值各变量的“乘积项”；表达式中出现A形式的电路，校正项为被赋值各变量的“和项”。例如：逻辑电路的表达式为Y=B+AC；当B=C=1时，Y

4、=+A，Y正常情况下，稳定后应输出1，但实际中出现了0型静态险象。这时可以添加校正项BC，则YB+AC+BC=+A+1=1,从而消除了险象。四、实验器件1．TH-SZ型数字电路实验箱2.双踪示波器YB4320G3.74LS0074LS8674LS024.若干导线五、实验内容1.分析、测试用与非门74LS00组成的半加器的逻辑功能（1）写出图4-3的逻辑表达式图4-3由与非门74LS00组成的半加器电路(2)根据表达式列出真值表4.1，并写出最简函数表达式12（3）根据图4-3，在实验箱上选定两个14脚的插座，插好两片74L

5、S00，并接好连线，A,B两输入接至逻辑开关的输出插口。S,C分别接至逻辑电平显示输入插口。按表4-2的要求进行逻辑状态的测试，将结果填入表4-2，与表4-1进行比较，看两者是否一致。表4.2半加器理论值表4.2实验测量结果ABY1Y2Y3SCABCD0000010110101111S=C=2．分析、测试用异或门74LS86和与非门74LS00组成的半加器的逻辑功能,填入表4-3ABSC00011011表4.3异或门组成的半加器图4-4异或门和与非门组成的半加器S=C=AiBiCi-1SiSi000010100110001

6、0111011113．分析、测试用异或门74LS86、与非门74S00和或非门74LS02组成的全加器的逻辑功能图4-5全加器逻辑电路（1）根据逻辑电路写出全加器的逻辑函数表达式，并化为最简。12Si=Si=（2）按图4-5连线，Ai、Bi、Ci的值按表4-4输入，观察输出Si、Si的值，填入表4.4。4．观察冒险现象并消除（1）按图4-6接线，当B=C＝1时，A输入矩形波（f＝1MHZ以上），用示波器观察、记录Y波形。（2）用添加校正项的方法消除险象。画出校正后的电路图，观察、记录校正后Y输出波形。图4-6险象的消除六、

7、实验报告要求1．整理实验数据、图表，并对实验结果进行分析讨论。2．总结组合电路的分析与测试方法。3．对险象进行讨论。七、实验注意事项1．实验中要求使用+5V，电源极性绝对不允许接错。2．插集成块时，要认清定位标记，不得插反。3．连线之前，先用万用表测量导线是否导通。4．输出端不允许直接接地或直接接+5V电源，否则将损坏器件。实验四计数器及其应用（设计性）12一、实验目的1．学习集成触发器构成计数器的方法。2．掌握中规模集成计数器的使用方法及功能侧试方法。3．用集成电路计数器构成1／N分频器。二、实验预习要求1．复习计数器电

8、路工作原理。2．预习中规模集成电路计数器74LS192的逻辑功能及使用方法。3．复习实现任意进制计数的方法。三、实验原理计数器是典型的时序逻辑电路，它是用来累计和记忆输入脉冲的个数．计数是数字系统中很重要的基本操作，集成计数器是最广泛应用的逻辑部件之一。计数器种类较多，按构成计数器中的多触发器是否使用一