实验二 组合逻辑电路分析与设计

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1、信息工程学院数字逻辑与数字系统实验/实习报告学院:信息工程学院班级:信息111姓名:朱伟定学号:2011013259成绩:实验二组合逻辑电路分析与设计一、实验目的1.掌握组合逻辑电路的分析方法与测试方法；2.掌握组合逻辑电路的设计方法。二、实验预习要求1.熟悉门电路工作原理及相应的逻辑表达式；2.熟悉数字集成电路的引脚位置及引脚用途；3.预习组合逻辑电路的分析与设计步骤。三、实验原理通常，逻辑电路可分为组合逻辑电路和时序逻辑电路两大类。电路在任何时刻，输出状态只决定于同一时刻各输入状态的组合，而与先前的状态无关的逻辑电路称为组合逻辑电路。1．组合逻辑电路的分析过程，一般分为如下三步进行： 

2、 （1）由逻辑图写出输出端的逻辑表达式；    （2）画出真值表；    （3）根据对真值表进行分析，确定电路功能。2．组合逻辑电路的一般设计过程为图实验2.1所示。设计过程中，“最简”是指电路所用器件最少，器件的种类最少，而且器件之间的连线也最少。实际逻辑问题真值表卡诺图化简最简逻辑表达式逻辑电路图逻辑代数化简逻辑抽象图实验2.1组合逻辑电路设计方框图四、实验仪器设备1．TPE－ADⅡ实验箱（+5V电源，单脉冲源，连续脉冲源，逻辑电平开关，LED显示，面包板数码管等）1台；2．四两输入集成与非门74LS002片；3.四两输入集成异或门74LS861片；4.两四输入集成与非门74LS203

3、片。五、实验内容及方法1．分析、测试74LS00组成的半加器的逻辑功能。（1）用74LS00组成半加器，如图实验2.2所示电路，写出逻辑表达式并化简，验证逻辑关系。（2）列出真值表。ABSiCi0000011011011010    （3）分析、测试用异或门74LS86与74LS00组成的半加器的逻辑功能，自己画出电路，将测试结果填入自拟表格中，并验证逻辑关系。图实验2.2由与非门组成的半加器电路2．分析、测试全加器电路，设计用74LS86和74LS00组成全加器电路，用异或门、与门和或门组成的全加器如图实验2.3所示，将测试结果填于真值表内，验证其逻辑关系。 全加和:进位：1.逻辑电路图

4、：图实验2.3全加器电路图2.真值表如下：ABCi-1SiCi00000001100101001101100101010111001111113．设计：用“与非门”设计一个表决电路。当四个输入端中有3个或4个“1”时输出为“1”（1）写出真值表。 表实验2.1真值表输入输出输入输出ABCDZABCDZ00000100000001010010001001010000110101110100011000010101101101100111010111111111（2）用卡诺图化简。ABCD00011110000000010010110111100010（3）写出逻辑表达式。Z=ABC+BCD+

5、ACD+ABD。（4）用“与非门”构成的逻辑电路图。图实验2.4表决电路逻辑图六、实验报告1.整理实验数据并填表，对实验结果进行分析。具体数据与分析如上。2.总结组合逻辑电路的分析与设计方法。(1)分析方法组合逻辑电路的分析一般可按以下步骤进行：第一步：根据给定逻辑电路图，写出逻辑表达式第二步：简化逻辑函数表达式。第三步：列出逻辑电路的真值表。第四步：逻辑功能分析。(2)设计方法第一步：按文字描述的逻辑命题写出真值表。这是十分重要的一步。具体为：先分析设计要求，设置输入、输出变量，设定逻辑状态1和0的含义，然后再按逻辑功能的要求列出真值表。第二步：由真值表写出函数表达式，并化简。有时为便于

6、考虑最优化方案，可先由真值表写出与或表达式(方法见下面)。①当采用小规模集成电路设计时，则要根据所选用的门进行函数化简，以求用最少的门来实现。化简时，可通过卡诺图法(直接根据真值表填图化简)，也可通过代数法(根据表达式进行化简)。②当采用中、大规模集成电路设计时，有时可能需对表达式进行适当的变换，以适应所需门的需要，然后再用最少的集成块来实现。第三步：画出相应的逻辑图。