8 位乘法器实验报告

《8 位乘法器实验报告》由会员上传分享，免费在线阅读，更多相关内容在工程资料-天天文库。

1、6.28位乘法器的设计1.实验目的（1）熟悉isEXPERT/MAX+plusisEXPERT/MAX+plusII/FoudationSeries软件的基本使用方法。（2）熟悉GW48-CKEDA实验开发系统的基本使用方法。（3）学习VHDL基本逻辑电路的综合设计。2．实验内容设计并调试好由8位加法器构成的以时序逻辑方式设计的8位乘法器。此乘法器通过判断被乘数的位值为1还是零，并通过乘数的左移与上一次和相加的方法，实现了8位乘法的运算，并用GW48-CKEDA实验开发系统进行硬件验证。3.实验条件（1）开发设备：LatticeispEXPERT。（2）实验设备：GW48-CKEDA实验开

2、发系统。（3）拟用芯片：ispLSI1032EPLCC-84或EPF10K10LC84-3或XCS05/XLPLCC84以及运算控制电路和外部时钟。4.实验设计1）系统的原理框图good,noloosening.6.5.2DCSsidewiringtocompletetheenclosureandtheothersideafterthewiringiscompleted,DCSwithintheenclosurewhenthepowermoduleshouldbeloosenedorthepowergoesout.6.6lowvoltagecableterminalmaking6.6.1f

3、irst2）VHDL源程序（1）选通与门模块的源程序ANDARITH.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYANDARITHISPORT(ABIN:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);DOUT:OUTSTD_LOGIC_vector(7DOWNTO0));ENDENTITYANDARITH;ARCHITECTUREARTOFANDARITHISBEGINPROCESS(ABIN,DIN)ISBEGINFORIIN0TO7LOOPDOUT(I)<=DIN(I)ANDABIN;END

4、LOOP;ENDPROCESS;ENDARCHITECTUREART;(2)16位锁存器的源程序REG16B.VHDLIBRARYIEEE;good,noloosening.6.5.2DCSsidewiringtocompletetheenclosureandtheothersideafterthewiringiscompleted,DCSwithintheenclosurewhenthepowermoduleshouldbeloosenedorthepowergoesout.6.6lowvoltagecableterminalmaking6.6.1firstUSEIEEE.STD_LOG

5、IC_1164.ALL;ENTITYREG16BISPORT(CLK:INSTD_LOGIC;CLR:INSTD_LOGIC;D:INSTD_LOGIC_VECTOR(8DOWNTO0);Q:OUTSTD_LOGIC_VECTOR(15DOWNTO0));ENDENTITYREG16B;ARCHITECTUREARTOFREG16BISSIGNALR16S:STD_LOGIC_VECTOR(15DOWNTO0);BEGINPROCESS(CLK,CLR)ISBEGINIFCLR='1'THENR16S<="0000000000000000";ELSIFCLK'EVENTANDCLK='1'

6、THENR16S(6DOWNTO0)<=R16S(7DOWNTO1);R16S(15DOWNTO7)<=D;ENDIF;ENDPROCESS;Q<=R16S;ENDARCHITECTUREART;(3)8位右移寄存器的源程序SREG8B.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYSREG8BISPORT(CLK:INSTD_LOGIC;LOAD:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);QB:OUTSTD_LOGIC);ENDENTITYSREG8B;ARCHITECTUREARTOFSR

7、EG8BISSIGNALREG8B:STD_LOGIC_VECTOR(7DOWNTO0);BEGINPROCESS(CLK,LOAD)ISBEGINIFCLK'EVENTANDCLK='1'THENIFLOAD='1'THENREG8B<=DIN;ELSEREG8B(6DOWNTO0)<=REG8B(7DOWNTO1);ENDIF;ENDIF;ENDPROCESS;QB<=REG8B(0);ENDARCHITECTURE