EDA实习之8位乘法器设计

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1、移位相加8位硬件乘法器设计学号：10446234常州大学EDA技术课程设计报告题目：移位相加8位硬件乘法器设计学生：朱京学院（系）：信息科学与工程学院专业班级：电子102指导教师：李文杰移位相加8位硬件乘法器设计一、设计题目移位相加8位硬件乘法器设计二、设计背景纯组合逻辑构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器。基于PLD器件外接ROM九九表的乘法器则无法构成单片系统，也不实用。由8位加法器构成的以时序逻辑方式设计的8位乘法器，具有一定的实用价值。其乘法通过逐项移位相加来实现，从被乘数最低位开始，若为1，则乘数左移后与上次的和相加，若为0，左移后与全0相加，直

2、至被乘数的最高位。三、设计内容及要求设计内容：设计移位相加8位硬件乘法器，完成8位被乘数A[7..0]和8位乘数B[7..0]的乘法运算，得到16位的乘法运算输出DOUT[15..0]。（1）设计8位移位寄存器SREG8B，当被乘数加载于SREG8B后，随时钟节拍，最低位在前，由低位至高位逐位移出。（2）设计与门，根据移位寄存器输出是否为1，决定输入加法器的是8位乘数还是全零。（3）设计8位加法器，将8位乘数或全零与16位锁存器的高8位进行相加。（4）设计16位锁存器REG16B，在时钟到来时，锁存来自加法器的输出至高8位，并右移低8位。要求：1）根据系统设计要求，采用自顶向下的方法，划分

3、系统主要模块，画出整体设计原理框图。2）根据工作原理、用硬件描述语言对设计内容实现，列出设计程序清单，给出仿真波形图和调试中存在问题及解决方法。3）设计内容下载至目标芯片，在EDA的GW48型实验箱进行功能验证。4）谈谈该课题的课程设计中遇到的问题，获得哪些技能和体会，以及建设性意见。四、设计步骤和安排：（1）题目安排；图书馆查相关资料；（2）设计原理研究，总体设计；（3）各主要模块的VHDL设计。各模块的设计仿真分析。(4)完成系统顶层文件设计，系统总体功能的仿真分析。(5)将设计内容进行硬件配置，在GW48实验箱上进行调试。(6)撰写课程设计报告、答辩并提交报告。14移位相加8位硬件乘

4、法器设计目录1产品设计介绍11.1概念：11.2意义：11.3主要功能：11.4设计平台：11.4.1硬件平台：11.4.2软件平台：12方案设计及实现22.1系统实现原理22.2设计步骤22.2.1系统介绍：22.2.2原理框图：22.3主要模块之8位右移寄存器模块的设计42.3.3源代码：42.3.4仿真图：52.3.5仿真分析：52.4主要模块之8位加法寄存器模块的设计62.4.3源代码：62.4.4仿真图:62.5主要模块之选通与门模块的设计72.5.3源代码：72.5.4仿真图：82.5.5仿真分析：82.6主要模块之16位锁存器的设计92.6.4仿真图：102.6.5仿真分析：

5、102.7系统总体仿真112.7.1仿真图：112.7.2仿真分析：113硬件调试113.1调试方法：113.2调试步骤：113.3调试结果及分析:124心得体会及总结125参考文献126附录136.1引脚锁定136.2功能扩展1314移位相加8位硬件乘法器设计1产品设计介绍1.1概念：该乘法器是由8位加法器构成的以时序方式设计的8位乘法器。1.2意义：纯组合逻辑构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器。基于PLD器件外接ROM九九表的乘法器则无法构成单片系统，也不实用。由8位加法器构成的以时序逻辑方式设计的8位乘法器，具有一定的实用价值。其乘法通过逐项移位相

6、加来实现，从被乘数最低位开始，若为1，则乘数左移后与上次的和相加，若为0，左移后与全0相加，直至被乘数的最高位。1.3主要功能：乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。1.4设计平台：1.4.1硬件平台：GW48EDA实验系统1.4.2软件平台：MAX+plusII；Windows71414移位相加8位硬件乘法器设计2方案设计及实现2.1系统实现原理在下图中，START信号的上跳沿及其高电平有两个功能，即16位寄存器清零和被乘数A[7..0]向移位寄存器SREG8B加载；它的低电平则作为乘法使

7、能信号。CLK为乘法时钟信号。当被乘数被加载于8位右移寄存器SREG8B后，随着每一时钟节拍，最低位在前，由低位至高位逐位移出。当为1时，与门ANDER打开，8位乘数B[7..0]在同一节拍进入8位加法器，与上一次锁存在16位锁存器REG16B中的高8位进行相加，其和在下一时钟节拍的上升沿被锁进此锁存器。而当被乘数的移出位为0时，与门全零输出。如此往复，直至8个时钟脉冲后，乘法运算过程中止。此时SREG16B的输出值即为