EDA4位乘法器的程序

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1、实验四、4位乘法器的实现一、实验前准备本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为3.3V；EDAPRO/240H实验仪主板的VCCIO跳线器组中“VCCIO3.3V”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为2.5V；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为3.3V

2、。请参考前面第二章中关于“电源模块”的说明。二、实验目的1、掌握利用VerilogHDL语言实现乘法器的方法2、掌握利用8位数码显示模块的设计三、实验内容1、用VerilogHDL语言按照移位循环相加方法实现4x4乘法器模块。2、用VerilogHDL语言实现8位数码显示模块。三、实验原理乘法运算模块可采用移位相加原理实现，本实验采用乘法器模块和显示模块在顶层模块中例化的方法实现。四、实验步骤1、按照以下步骤完成每一个模块的设计：新建设计文件夹（不可用中文）-》新建设计文件-》输入设计项目（原理图/Veril

3、ogHDL文本代码）-》存盘（注意原理图/文本取名）-》将设计项目设置成Project-》选择目标器件-》启动编译-》（可选：建立仿真波形文件-》仿真测试和波形分析）2、新建顶层原理图文件，调入第1步中设计好的各模块，以原理图方式实现顶层设计-》存盘（注意原理图/文本取名）-》将设计项目设置成Project-》选择目标器件-》启动编译-》建立仿真波形文件-》（可选：建立仿真波形文件-》仿真测试和波形分析）-》引脚锁定并编译-》编程下载/配置-》硬件测试五、硬件测试说明1、乘数与被乘数接8位数字开关A组。2、结

4、果显示接动态数码管。六、硬件连线说明如果独立扩展板芯片为EP1K30QC208PIN分配CLK79接GCLK1Rst71接按键F12,需要连线到右下角F12的连线插孔Display[6]93接数码管段位引线ADisplay[5]92接数码管段位引线BDisplay[4]90接数码管段位引线CDisplay[3]89接数码管段位引线DDisplay[2]88接数码管段位引线EDisplay[1]87接数码管段位引线FDisplay[0]86接数码管段位引线G5Sel[2]70接SS2Sel[1]69接SS1Se

5、l[0]68接SS0data_a[3]39接8位数字开关ASW1data_a[2]40接8位数字开关ASW2data_a[1]41接8位数字开关ASW3data_a[0]44接8位数字开关ASW4data_b[3]45接8位数字开关ASW5data_b[2]46接8位数字开关ASW6data_b[1]47接8位数字开关ASW7data_b[0]53接8位数字开关ASW8如果独立扩展板芯片为EP1K30TC144PIN分配CLK55接CLK(T)-CLOCK(P)Rst67接按键F12,需要连线到右下角F12的

6、连线插孔Display[6]91接数码管段位引线ADisplay[5]90接数码管段位引线BDisplay[4]88接数码管段位引线CDisplay[3]87接数码管段位引线DDisplay[2]86接数码管段位引线EDisplay[1]83接数码管段位引线FDisplay[0]81接数码管段位引线GSel[2]70接SS2Sel[1]69接SS1Sel[0]68接SS0data_a[3]37接8位数字开关ASW1data_a[2]38接8位数字开关ASW2data_a[1]39接8位数字开关ASW3data

7、_a[0]41接8位数字开关ASW4data_b[3]42接8位数字开关ASW5data_b[2]43接8位数字开关ASW6data_b[1]44接8位数字开关ASW7data_b[0]46接8位数字开关ASW8程序：moduleCFQ4梁一一(inputclk,inputwire[4:1]ain,//输入ainputwire[4:1]bin,//输入b5inputrest_n,outputreg[2:0]sel,//位选outputreg[6:0]display);reg[15:0]count_clk;//

8、分频计数器，最大2^16=64K分频reg[3:0]a;//输入ain寄存器reg[3:0]b;//输入bin寄存器reg[7:0]mul_num;//乘得结果reg[3:0]g_bit;//个位reg[3:0]s_bit;//十位reg[3:0]b_bit;//百位reg[3:0]disp_temp;integeri;//assigna=ain;//assignb=bin;//分频always@(