基于FPGA的8位硬件乘法器设计

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1、.本科毕业设计基于FPGA的8位硬件乘法器设计..摘要VHDL（VHSICHardwareDescriptionLanguage）是当今最流行的硬件描述语言之一，能够对最复杂的芯片和最完整的电子系统进行描述。以硬件描述语言作为设计输入，经过简单的综合与布局，快速烧录至FPGA（FieldProgrammableGateArray）上进行测试，是现代IC设计验证的技术主流。乘法器是处理器进行科学计算和数字信号处理的基本硬件结构，是现代微处理器中的重要部件。乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。本文基于FPGA，采用VHDL语言，结合MAX+plusⅡ这个强大的软件平台

2、设计了8位二进制乘法器，并对其进行符号扩展，使其可以统一处理8位带符号数和无符号数。高速乘法器设计通常分为三个关键步骤：部分积产生、部分积累加和最终结果获得。本文对部分积产生过程采用改进Booth算法，有效减少部分积加法项；为了统一带符号和无符号数，对部分积进行符号扩展；而对部分积的累加则采取3-2压缩器和4-2压缩器进行压缩；最终结果的获得则以一个根据部分积累加结果到达时间的不同进行延迟优化的选择进位加法器将累加结果和累加进位相加而得。关键词：乘法器改进Booth算法压缩器选择进位加法器..TheCircuitDesignof8-bitHardwareMultiplierBased

3、onFPGAKeXiuyan(CollegeofEngineering,SouthChinaAgriculturalUniversity,Guangzhou510642,China)Abstract:VHSICHardwareDescriptionLanguage,oneoftoday'smostpopularhardwaredescriptionlanguages,isusedtodescribethemostcomplexchipandmostcompleteelectronicsystems.Themultiplierisnotonlythebasichardwarestruc

4、tureoftheprocessorforscientificcomputinganddigitalsignalprocessingbutalsoanimportantcomponentofmodernmicroprocessors.Thisdesignfor8-bitbinarymultiplierisbasedonFPGA,usingVHDLlanguage,andprovedbytheMAX+plusⅡsoftwareplatform.Themultiplicandhasanextendedsignbitsothatthemultipliercanunify8-bitsigne

5、dandunsigned.High-speedmultiplierdesignisusuallydividedintothreekeysteps:partialproductgenerationcircuit,accumulatorandadder.Inthispaper,thepartialproductgenerationprocessusesthemodifiedBoothalgorithm,sothatthepartialproductadditiontermscanbeeffectivelyreduced.Theaccumulationofpartialproductsta

6、kes3-2compressorand4-2compressortocompress.Thefinalresultisobtainedwithselectcarryadder.Keywords:multiplierthemodifiedBoothalgorithmcompressorselectcarryadder..目录1前言11.1乘法器的研究背景和意义11.2乘法器的研究发展状况12总体方案确定22.1乘法器设计方案22.2硬件描述语言VHDL32.2.1硬件描述语言32.2.2VHDL语言简介32.2.3VHDL的基本结构42.2.4VHDL的优点42.3实验工具MAX+pl

7、usⅡ52.3.1MAX+plusⅡ简介52.3.2MAX+plusⅡ的设计流程62.3.3MAX+plusⅡ的特点62.4现场可编辑门阵列（FPGA）72.4.1FPGA简介72.4.2FPGA的基本结构72.4.3FPGA的特点83理论分析及设计93.1乘法器的数据格式93.1.1二进制的表示93.1.2无符号数的运算93.1.3带符号数的运算93.1.4带符号数的符号扩展表示93.2乘法器算法103.2.1移位相加算法103.2.2Booth算法11