资源描述：
《一位全减器的vhdl设计》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。
1、一位全减器的VHDL设计理工学院03电信（2）班黄金凤030303074一．实验目的1．熟悉Max+PlusII和GW48EDA开发系统的使用；2．掌握一位半减器的VHDL设计；3．掌握一位半减器构建一位全减器的方法；4．元件例化语句的使用。二．实验原理由两个半减器和一个或门构成一个全减器。首先，一位半减器的逻辑表达式：输入输出xydiffs_out0000011110101100表一.半减器的真值表其次,一位全减器的逻辑表达式:输入输出sub_ins_outdiffdiffrsub_out00000001100100101111101001101111101表二.一位
2、全减器的真值表根据上述的真值表了解半减器和全减器,并设计出VHDL的程序。描述半减器的VHDL的程序如下:ENTITYhalfsubIS PORT(A,B:INBIT; T,C:OUTBIT);ENDhalfsub;ARCHITECTUREhalfsub_arcOFhalfsubIS BEGIN 4PROCESS(A,B) BEGIN T<=AXORBAFTER10ns;C<=(NOTA)ANDBAFTER10ns;ENDPROCESS;ENDhalfsub_arc;其波形图如下
3、：描述或门的VHDL程序如下：ENTITYorgateIS PORT(A1,B1:INBIT; O1:OUTBIT); ENDorgate; ARCHITECTUREorgate_arcOForgateIS BEGIN O1<=A1ORB1; ENDorgate_arc;然后设计全减器,以一些中间信号temp_T,temp_c1和temp_c2,将两个半减器，一个或门的端口连接起来形成对全减器的结构描述。图10-5(b)所示虚线框有各元件
4、之间的连线命名。下面是全减器的VHDL程序描述：ENTITYfullsubIS PORT(I1,I2,C_IN:INBIT; FT,C_OUT:OUTBIT); ENDfullsub; ARCHITECTUREfullsub_arcOFfullsubIS SIGNALtemp_T,temp_c1,temp_c2:BIT; COMPONENThalfsub PORT(A,B:INBIT;T,C:OUTBIT); ENDCOMPONENT; COMPONENTorgate
5、 PORT(A1,B1:INBIT;O1:OUTBIT); ENDCOMPONENT; 4BEGIN U0:halfsubPORTMAP(I1,I2,temp_T,temp_c1); U1:halfsubPORTMAP(temp_T,C_IN,FT,temp_c2); U2:orgatePORTMAP(temp_c1,temp_c2,C_OUT); ENDfullsub_arc;其波形图如下：三.实验步骤1．打开Max+PlusII软件，启动File/New菜单命令，选择TextEditorFile，点击OK；2．在
6、空白文件中输入如上的实验原理描述半减器的VHDL的程序，并保存。3．在菜单File/SaveAs中键入文件名“halfsub.vhd”,点击OK；4.启动Max+PlusII/Compiler,点击Start,编译结束,按“确定”。5．再启动File/New菜单命令，选择TextEditorFile，点击OK；在空白文件中输入如上的实验原理描述或门的VHDL的程序，并保存。6．在菜单File/SaveAs中键入文件名“orgate.vhd”,点击OK；7.启动Max+PlusII/Compiler,点击Start,编译结束,按“确定”。8．启动File/New菜单命令，
7、选择TextEditorFile，点击OK；在空白文件中输入如上的实验原理描述全减器的VHDL的程序，并保存。9．在菜单File/SaveAs中键入文件名“fullsub.vhd”,点击OK；410.启动Max+PlusII/Compiler,点击Start,编译结束,按“确定”。11．打开实验箱的电源，并把它和计算机相连。11．启动Assign/Device，选择和实验箱相同的设备名，点击OK；12．选用模式5，从PIO0~PIO7选择3个作为输入，从PIO8~PIO15中选择2个作为输出，根据实验箱配备的实验书，选择相应的引脚号输入“
