VHDL之一位全减器.docx

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1、一位全减器实验实验目的：1.首先设计一位半减器，然后设计出半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。半减器的实验程序为：libraryieee;useieee.std_logic_1164.all;entityh_suberisport(x,y:instd_logic;diff,s_out:outstd_logic);endh_suber;architecturehdlarchofh_suberisbeginprocess(x,y)begindiff<=xxory;s_out<=(notx

2、)andy;endprocess;endhdlarch;2．以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计(减法运算是x–y-sun_in=diffr)。以一位半减器为实体，生成器件，连接如下图的电路，使之构成以为全减器实验仿真波形：四位全减器实验1.实验原理：（1）利用前面设计的全减器（一位全减器）生成元件；（2）建立新的原理图，完成4位全减器的设计；（3）进行波形仿真验证；2.实验仿真波形图：7段数码显示译码器设计1、实验目的：学习7段数码显示译码器设计、多层次设计方法、和总线数据输

3、入方式的仿真，并进行电路板下载验证。2、实验原理：7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。本项实验很容易实现这一目的。例2作为7段BCD码译码器的设计，输出信号LED7S的7位分别接如实验图2数码管的7个段，高位在左，低位在右。例如当LED7S输出为""时，数码管的7个段：g、f、e、d、c、b、a分

4、别接1、1、0、1、1、0、1，接有高电平的段发亮，于是数码管显示“5”。3、实验内容：说明例2中各语句的含义，以及该例的整体功能。在QUARTUSII上对以下该例进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形（提示：用输入总线的方式给出输入信号仿真数据）。试验程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDecL7SISPORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);LED7S:OUTSTD_LOGIC_VECTOR(6DOWN

5、TO0));END;ARCHITECTUREoneOFDecL7SISBEGINPROCESS(A)BEGINCASEA(3DOWNTO0)ISWHEN"0000"=>LED7S<="";--X“3F”à0WHEN"0001"=>LED7S<="";--X“06”à1WHEN"0010"=>LED7S<="";--X“5B”à2WHEN"0011"=>LED7S<="";--X“4F”à3WHEN"0100"=>LED7S<="";--X“66”à4WHEN"0101"=>LED7S<="";--X“6D”à5WHEN

6、"0110"=>LED7S<="";--X“7D”à6WHEN"0111"=>LED7S<="";--X“07”à7WHEN"1000"=>LED7S<="";--X“7F”à8WHEN"1001"=>LED7S<="";--X“6F”à9WHEN"1010"=>LED7S<="";--X“77”à10WHEN"1011"=>LED7S<="";--X“7C”à11WHEN"1100"=>LED7S<="";--X“39”à12WHEN"1101"=>LED7S<="";--X“5E”à13WHEN"1110"=>LE

7、D7S<="";--X“79”à14WHEN"1111"=>LED7S<="";--X“71”à15WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;END;4.实验原理图和仿真波形：