关于数字系统测试与可测性设计基础 论文

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1、关于数字系统测试与可测性设计基础论文关于数字系统测试与可测性设计基础论文_导读：数​字​系​统​测​试​与​可​测​性​设​计​基​础​课​程​结​课​小​论​文​论​文《数字系统测试与可测性设计基础》结课论文题目：基于边界扫描技术的可测性设计：许晗041110204摘要：随着科技的不断发展，集成电路的规模不断增大，芯片的测试与

2、可测试性的重要性日益凸显。本文先简要地介绍了超大规模集成电路可测性，接着以边界扫描技术为着重点，探讨了边界扫描技术的基本结构和工作过程，最后通过对IEEE1149.1等标准的分析，介绍了边界扫描技术的未来发展。关键词：超大规模集成电路，边界扫描技术，测试性设计1引言VLSI，即超大规模集成电路，其工业制造随着科技的迅猛发展，已经达到一个前所未有的高度：在一个小小的芯片上集聚着上百万甚至是过亿的晶体管，而在芯片内的时钟脉冲信号的频率也是不断提高，大大超过了1GHz。但是，缩小的体积以及提高的频率带来的问题也接踵而至。首先，自动测试设备的发展已经很难跟上芯片发展的脚步。其次，测试成本也是一项

3、令人头痛的问题。因此，为了保证芯片的可靠性，测试是必不可少的，而可测性设计至关重要。VLSI可测性设计是通过在电路中增加一些物理结构，使得该设计具有“容易被测试”的特性，并使其能够实现高质量的制造测试的方法的总称。可测性设计的目的，不仅仅是测试矢量自动生成和故障覆盖率的提高，也不仅仅是为了某种类型测试设备的需要。可测性设计的意义在于它以尽可能小的代价获得尽可能高的测试质量。2数字系统的可测性设计可测性是一种使电路容易被测试的特性。通过可测性度量，一方面可以指导IC设计者做可测性设计，另外一方面对测试生成和故障覆盖率分析也有帮助。可测性设计应有以下的功能：改善电路内部的可测性；增加电路内部

4、模块的可隔离性；完成一定的测试任务；提供的是访问机制；适应系统测试的需求等等。数字系统可以简单地看作是数字逻辑电路与嵌入式存储器的组合，它所面临的测试问题在于嵌入式存储器、存储器阴影逻辑和多时钟等。作为一个自顶向下的正向设计，在设计流程的较早阶段，可测性设计的设计者就要考虑上述测试问题。常用的数字系统的可测性设计技术室自测技术和扫描设计。处于板级测试的需要，在芯片中还可以运用边界扫描技术。边界扫描设计是JTAG组织提出的一项可测性设计技术。它由TAP控制器、旁路寄存器、ID寄存器、指令寄存器和便捷扫描单元等结构组成。3边界扫描技术尽关于数字系统测试与可测性设计基础论文_(2)导读：中，绩

5、点的每个IO引脚都接入一个寄存器，这些寄存器串起来组成一个移位寄存器，即边界扫描通路。IEEEStd1149.1标准要求每个IC芯片提供5个引脚（其中第五个引脚TRST是选用的）让测试器访问边界扫描电路和其他DFT电路。这五个引脚是：供测试电路用的时钟（TCK），测试模式选择（TMS），测试数据输入（TDI），测试数据管测试及可测性射界的方法与概念课扩展到板级或系统级，但是板级与系统级的测试不仅是对单个IC或模块的测试问题，还有IC之间或PCB之间连接的测试问题。这种情况下电路测试就更加复杂。再加上板级测试一般采用带有专用夹具的测试器通过单个I/O脚来完成，随着板上元器件数量的日益增多及

6、表面贴片技术的广泛应用，测试的难度也越来越大。解决这些问题的一个方法就是把扫描路径法扩展到整个板级或系统级，即为边界扫描法。3.1基本结构在边界扫描设计中，绩点的每个IO引脚都接入一个寄存器，这些寄存器串起来组成一个移位寄存器，即边界扫描通路。IEEEStd1149.1标准要求每个IC芯片提供5个引脚（其中第五个引脚TRST是选用的）让测试器访问边界扫描电路和其他DFT电路。这五个引脚是：供测试电路用的时钟（TCK），测试模式选择（TMS），测试数据输入（TDI），测试数据输出（TDO），可选用的测试复位信号（TRST）。IEEEStd1149.1使用TCK的两个时钟沿，TMS和TDI在

7、TCK的上升沿被采样，TDO在TCK的下降沿变化。3.1.1测试访问TAP及控制器TAP（testaccessport）控制器是一个16状态的状态机，产生时钟信号和各种控制信号，从而使指令或测试数据移入相应的寄存器，并控制边界扫描测试的各种工作状态。3.1.2指令寄存器IR指令寄存器连在TDI和TDO之间，每一个指令寄存器单元都有一个移位寄存器和一个并行输出的锁存器，移位寄存器保存经指令器传送的指令位，而并行输出的锁存器则保存当前的