基于sopc的倒计时牌

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1、Altera杯CPLD电路设计竞赛基于SOPC的倒计时牌学校江苏科技大学学院电子信息学院小组成员俞庆（）杨辉（）辛莉（）指导教师李绍鹏二零零八年十月基于SOPC的倒计时牌江苏科技大学电子信息学院参赛队员：俞庆杨辉辛莉摘要：本作品以Alter公司的CPLD——EPM1270为开发平台，通过扩展必要的外围显示电路，从而完成了基于SOPC的倒计时牌的设计。该倒计时牌的倒计时时间可在1秒到1000天之间任意设定。除倒计时的功能之外，还增加了万年历的功能，可正确显示2000～2099年的日期和时间。关键词：SOPCCPLD倒计时牌万年历Abstract:Thisworkisdevelopedont

2、heCPLD-EPM1270whichistheproductionofAltercompanly.WecompletedthisCountDownBoardbasedonthechipexceptsomenecessaryperipheralcircuitssuchasdisplaycircuit.Thetimestartedcanbesetatanyvaluebetween1secondand1000days.ThisCountDownBoardalsohasthefunctionofcalendar,whichcanshowthedateandtimebetweentheyearo

3、f2000and2099correctly.Keyword:SOPCCPLDCountDownBoardCalendar1方案论证与比较42系统设计52.1总体设计52.2硬件单元电路设计52.2.1数码管显示电路设计62.2.2按键电路设计62.2.3声讯提示电路设计62.2.4备用电源电路设计73软件设计与仿真结果83.160进制BCD加计数器83.1日期BCD加计数器83.260进制BCD减计数器93.3按键消抖103.4动态扫描显示103.5显示译码113.6声讯提示114系统测试115小结12参考文献：13附录：14附1：元器件13附2：电路图图纸14附3：EDA设计文件141

4、.方案论证与比较方案一：使用分立器件实现该方法要使用的器件主要是计数器，如CD4518(双BCD同步加计数器)、CD4017(十进制计数/分配器)、CD4029(可预置可逆计数器)，CD4060(14级二进制串行计数/分频器)；译码器，CD4511(BCD锁存,7段译码,驱动器)以及门电路，如74LS00等常用数字器件。该方案虽然电路结构不是很复杂（针对于此题来说），但实现起来也是比较困难和麻烦的。在连接电路过程中需要认真仔细，以防出错，即便连接无误，但由于存在外界大量接线，也会使系统不稳定，容易出现问题。而且电路一旦连接完毕，想要在功能上再做修改非常不便。该方案为不常用方案，现已几乎无

5、人使用，但可以作为学习常规数字器件功能的手段。方案二：使用单片机实现单片机在控制方面有自己的特长，通过编写程序，控制定时器的定时时间，即可以在单片机上实现倒计时牌的功能。但由于单片机在执行每条指令时，存在时间误差，经过长时间积累，容易造成走时误差，从而需要不断校时。为提高走时精度，很多时候使用专门的时钟芯片，而使用单片机进行管理，从而达到设计目的。但这里的时钟芯片属于专用IC，某种程度上说，是属于方案三的实现方法。方案三：使用CPLD或FPGA实现该方法通过使用专用的设计软件QuartusII和PC机，在一块芯片上实现倒计时牌的核心电路，可以说是使用一块CPLD芯片，自己设计出一款具有特

6、定功能的IC。至于设计方法，可以采用自顶向下的设计方法，也可以先设计底层元件，再设计顶层电路的自底向上的设计方法，或者两种方法相结合。我们在完成此题时就是采用了自底向上的设计方法。在设计过程中可以轻松实现各种功能模块，并且通过时序仿真可以精确的知道功能是否实现以及实现效果如何。如果时序仿真没有问题，就可以下载到CPLD芯片中，并且基本上就可以正常运行了。对于设计好的电路，如果需要再增加或修改某些功能，可以很方便的用语言或图形描述出新的系统，然后再进行下载，即可以方便快捷的更改芯片内部电路结构。用该方案实现倒计时牌不仅方便简捷，而且由于其主频很高，使其走时精度很高。所以本次设计选用方案三。

7、1.系统设计1.1总体设计倒计时牌最基本的元件是不同模值的计数器，如倒计时部分有分和秒的60进制减计数器，时的24进制减计数器，天的10进制减计数器。又如万年历部分有分和秒的60进制加计数器，时的24进制加计数器，日期的28、29、30和31进制（由年计数器和月计数器反馈的数值自动选择模值）的加计数器，月的12进制加计数器，年的10进制加计数器。但考虑到按键校时功能，计数器还需要加入按键的控制信号。再次，需要提供系统中用到的各种时钟