基于SOPC的数字钟设计

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1、基于SOPC的数字钟设计摘要：数字时钟在我们日常生活中经常用到，可以用很多方法设计数字钟，本文用SOPC技术设计数字钟。SOPC设计包含FPGA设计、NIOS设计两大部分，其中首先用FPGA实现数字钟的秒的个位、秒的十位、分的个位、分的十位、小时的计数，然后设计NIOS，设计完后，把硬件和软件下载到试验箱里，实现在试验箱的数码管上显示数字钟的秒、分、小时。关键词：SOPC、数字钟、数码管1.引言SOPC是Altera公司提出的一种灵活、高效的片上系统设计方案。它将处理器、存储器、I/O口等系统设计需要的组件集成到一个PLD器件上,构建成一个可编程

2、的片上系统。NIOS是Altera公司开发的可进行SOPC设计的处理器软核。2.设计内容（1）数字钟的秒计数器（用FPGA实现）；（2）数字钟的分计数器（用FPGA实现）；（3）数字钟的小时计数器（用FPGA实现）；（4）NIOS的中断设计；（5）0NIOS读取数字钟的秒、分、小时的数据；（6）NIOS显示数字钟的秒、分、小时的内容。3.设计方案3.1数字钟的原理：数字钟的秒是60进制，分是60进制，小时是24进制。当秒满59后，再来一个1hz时钟信号,分钟进1；秒和分钟都满59时，再来一个1HZ时钟信号，小时进1；当秒，分都满59，小时满23，

3、再来一个1HZ时钟信号，秒、分、小时都变成00。3.2数码管工作原理七段数码管是电子开发过程中常用的输出显示设备。在实验系统中使用的是两个四位一体、共阴极型七段数码管。其单个静态数码管如下图3-1所示。图3-1静态七段数码管1由于七段数码管公共端连接到GND（共阴极型），当数码管的中的那一个段被输入高电平，则相应的这一段被点亮。反之则不亮。四位一体的七段数码管在单个静态数码管的基础上加入了用于选择哪一位数码管的位选信号端口。八个数码管的a、b、c、d、e、f、g、h、dp都连在了一起，8个数码管分别由各自的位选信号来控制，被选通的数码管显示数据，

4、其余关闭数据。3.3SOPC简介SOPC为可编程片上系统，由FPGA和NIOS两大模块组成。3.4设计方案我选择试验箱提供的24Mhz时钟作为最初的时钟信号，因为数字钟的基本单位是秒，所以首先用VHDL语言做一个分频模块，得到1hz的时钟信号。然后用VHDL语言做一个数字钟计数模块，得到秒的个位输出、秒的十位输出、分的个位输出、分的十位输出、小时的个位输出、小时的十位输出。在QuartusII中打开SOPCBuilder,设计CPU,然后通过NIOSIDE编写C语言，实现七段码显示。设计方案框图如下：秒个位时钟数字钟vhdlcpu七段码显示秒十位

5、分个位分十位时个位时十位中断图3-2设计方案框图4.设计步骤(1)打开QuartusII，建立一个fenpin工程，用VHDL编写代码，然后通过波形仿真，查看是否满足实现24MHZ的时钟分频为1HZ时钟信号的要求。有两个输入信号CLK、RST，一个输出信号CLK_1hz,CLK用于输入24MHZ时钟信号，RST是复位信号，管脚绑定K1。当K1拨到高电平时，输出信号CLK_1hz一直为低电平。当K1拨到低电平时，输出信号CLK_1hz为1HZ的时钟信号。分频的原理框图如下：图3-3分频的原理框图2(2)打开QuartusII，建立一个shizhon

6、g工程，用VHDL编写代码，然后通过波形仿真，查看是否满足数字钟的原理。时钟模块有两个输入RST、CLK_1hz,7个输出MIAOGE、MIAOSHI、FENGE、FENSHI、SHIGE、SHISHI、COUT，MIAOGE表示秒的个位，MIAOSHI表示秒的十位，FENGE表示分的个位，FENSHI表示分的十位，SHIGE表示小时的个位，SHISHI表示小时的十位，COUT是我设计的一个进位信号，绑定第一个led灯的引脚，当秒钟显示59秒时，led亮10秒钟。在设计shizhong这个模块时，我用了三个进程，PROCESS(RST,CLK_1

7、HZ)，PROCESS(RST,COUT1)，PROCESS(RST,COUT2)。进程PROCESS(RST,CLK_1HZ)功能是实现秒计数，进程PROCESS(RST,COUT1)实现分计数，进程PROCESS(RST,COUT2)实现小时计数。当复位信号RST为高电平时，时钟的MIAOGE、MIAOSHI、FENGE、FENSHI、SHIGE、SHISHI值全为0。时钟模块时序仿真图如下：图3-4时钟模块时序仿真图时钟模块原理图如下：图3-4时钟模块原理图(3)打开QuartusII，建立一个原理图顶层文件，分别新建fenpin、shiz

8、hong的VHDL文件，把步骤1,2的代码拷贝进去，然后生成fenpin、shizhong的原理图，放在顶层原理图里。FPGA芯片选择E