基于VHDL的数字频率计的的设计论文

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1、基于VHDL的数字频率计的设计目录第一章概述11.1设计概述11.2设计内容11.3设计原理11.4设计功能2第二章技术与开发工具32.1VHDL简介32.1.1简介32.1.2VHDL程序组成部分42.1.3VHDL系统优势42.2MAX+PLUSⅡ52.2.1软件简介52.2.2软件组成62.2.3设计流程7第三章系统分析83.1数字频率计的设计任务及要求83.2模块的划分83.3设计分析9第四章各功能模块基于VHDL的设计104.1时基产生与测频时序控制电路模块的VHDL源程序104.2待测信号脉冲计数电路模块的VHDL源程序114.2.1十进制加法计数器的VHDL

2、源程序114.2.2待测信号脉冲计数器的VHDL源程序124.3锁存与译码显示控制电路模块的VHDL源程序134.3.1译码显示电路的VHDL源程序134.3.2锁存与译码显示控制模块的VHDL源程序144.4顶层电路的VHDL源程序16第五章数字频率计波形仿真185.1时基产生与测频时序控制电路模块的仿真185.2待测信号脉冲计数电路模块的仿真185.2.1十进制加法计数器的仿真185.2.2待测信号脉冲计数器的仿真195.3锁存与译码显示控制电路模块的仿真195.3.1译码显示电路的仿真195.3.2锁存与译码显示控制模块的仿真205.4数字频率计系统的仿真20结论2

3、2参考文献23摘要本文介绍了一种自顶向下分层设计多功能数字频率计的设计方法。该频率计采用VHDL硬件描述语言编程以MAX+PLUSⅡ为开发环境，极大地减少了硬件资源的占用。数字频率计模块划分的设计具有相对独立性，可以对模块单独进行设计、调试和修改，缩短了设计周期。该数字频率计的测量范围为lHz～1MHz，响应时间小于等于15秒；其测试结果由4只七段数码管稳定显示，测量误差小于等于1％。仿真波形与分析结果表明，所设计的电路通过硬件仿真能够满足数字频率计的功能要求，具有理论与实践意义，实现了电子电路自动化的过程。数字频率计模块划分的设计具有相对独立性，可以对模块单独进行设计、

4、调试和修改，缩短了设计周期。关键词：VHDL数字频率计EDAMAX+PLUSⅡ基于VHDL的数字频率计的设计第一章概述1.1设计概述所谓频率，就是周期信号在单位时间（1s）里变化的次数。本数字频率计的设计思路是：(1)根据频率计的测频原理，可以选择合适的时基信号对输入被测信号脉冲进行计数，实现测频的目的。(2)根据数字频率计的基本原理，本文设计方案的基本思想是分为三个模块来实现其功能，即时基产生与测频时序控制电路模块、待测信号脉冲计数电路模块和锁存与译码显示控制电路模块，并且分别用VHDL对其进行编程，实现计数电路、锁存电路、显示电路等。1.2设计内容分析数字频率计的功能

5、，完成功能模块的划分，分别用VHDL语言完成底层模块的设计和以原理图的方法完成顶层模块的设计，分别对各个模块以及顶层模块进行仿真分析，最后在硬件开发平台上进行测试。1.3设计原理我们都知道，频率信号易于传输，抗干扰性强，可以获得较好的测量精度。因此，频率检测是电子测量领域最基本的测量之一。频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为1s。闸门时间可以根据需要取值，大于或小于1S都可以。闸门时间越长，得到的频率值就越准确，但闸门时间越长，则每测一次频率的间隔就越长。闸门时间越短，测得的

6、频率值刷新就越快，但测得的频率精度就受影响。一般取1s作为闸门时间。数字频率计的关键组成部分包括测频控制信号发生器、计数器、锁存器、译码驱动电路和显示电路，其原理框图如图1.1所示。计数器锁存器译码驱动电路数码管显示测频控制信号发生器图1.1原理框图待测信号1.4设计功能四位十进制数字频率计用四组七段译码显示的数字频率计，其频率测量范围为1Hz～10kHz。采用记忆显示的方法，即在测量过程中不刷新数据，等数据过程结束后才显示测量结果，给出待测信号的频率值，并保存到下一次测量结束，显示时间不少于1秒。第二章技术与开发工具2.1VHDL简介2.1.1简介VHDL主要用于描述数

7、字系统的结构，行为，功能和接口。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。VHDL语言能够成为标准化的硬件描述语言并获得广泛应用,它自身必然具有很多其他硬件描述语言所不具备的优点。归纳起来,VHDL语言主要具有以下优点：(1)VHDL语