(数电)集成触发器功能测试及转换

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时间:2018-03-21

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1、深圳大学实验报告实验课程名称:数字电路与逻辑设计实验项目名称:集成触发器功能测试及转换学院:信息工程专业:报告人:学号:班级:同组人:指导教师:实验时间:实验报告提交时间:一、实验目的  (1)熟悉并掌握、、触发器的构成、工作原理和功能测试方法; (2)掌握不同逻辑功能触发器的相互转换; (3)掌握三态触发器和锁存器的功能及使用方法; (4)学会触发器、三态触发器、锁存器的应用。二、预习要求(1)复习各种触发器的工作原理、逻辑功能及不同结构形式触发器的触发方式、工作特性;(2)熟悉集成触发器、触发器、三态输出触发器、锁存器的引脚排列及功能;(3)复习各种触发

2、器之间的功能转换方法。三、实验原理触发器是具有记忆作用的基本单元,在时序电路中是必不可少的。触发器具有两个基本性质:①在一定条件下,触发器可以维持在两种稳定状态上(0或1状态之一保持不变);②在一定的外加信号作用下,触发器可以从一种状态转变成另一种稳定状态(0—1或1—0),也就是说,触发器可记忆二进制的0或1,故被用作二进制的存储单元。触发器可以根据有无时钟脉冲分为两大类:基本触发器和钟控触发器。从逻辑功能,即从触发器次态和现态以及输入信号之间的关系上,可以将钟控触发器分为触发器、触发器、触发器、触发器等几种类型。当有效时,触发器的特性方程是:触发器的特性

3、方程是:触发器的特性方程是:触发器的特性方程是:触发器的特性方程是:钟控触发器若按触发器方式,可分为电平触发(高电平触发、低电平触发)、边沿触发(上升沿触发、下降沿触发)和主从触发三种。电平触发:在时钟脉冲高(低)电平期间,触发器接受控制输入信号,从而改变其状态。电平触发方式的根本缺陷是空翻问题。边沿触发:仅在时钟的下降沿(1—0变化边沿)或上升沿(0—1变化边沿)触发器才能接受控制输入信号,从而改变其状态。主从触发:在时钟脉冲高电平期间,主触发器接受控制输入信号,时钟脉冲下降沿时刻从触发器可以改变状态——变为主触发器的状态。四、实验仪器及材料(1)双踪示波

4、器;(2)RXS-1B数字逻辑电路实验箱;(3)74LS74(双上升沿触发器)、74LS76(双下降沿JK触发器)、74LS86(四2输入异或门)。四、实验任务任务一:维持-阻塞型触发器功能测试74LS74的引脚排列图如图4-19所示。图中,、端分别为异步置1端,置0端(或称异步位置、复位端),为时钟脉冲端。图4-1974LS74芯片的引脚排列图试按下面步骤做实验:(1)分别在、端加低电平,观察并记录,端的状态。注意:当、端同时加低电平时,输出将为高电平,但是此时如果、端再同时加高电平,对应的输出状态是不确定的。(2)令、端为高电平,端分别接入高、低电平,同

5、时用手动脉冲作为,然后观察并记录当为0-1时端状态。(3)当==1,=0(或=1)时,改变端信号,然后观察端的状态是否变化。整理上述实验室据,将结果填入表4-5中。(4)令==1,将和端相连,加入1kHz连续脉冲,然后用双踪示波器观察并记录相对于的波形。表4-5触发器74LS74功能表任务二:下降沿J-K触发器功能测试74LS76芯片的引脚排列图如图4-20所示。自拟实验步骤,测试其功能,并将结果填入表4-6中。图4-2074LS76芯片的引脚排列图表4-6双J—K下降沿触发器74LS76功能表令J=K=1时,且在端加入1kHz连续脉冲,然后用双踪示波器观察

6、—波形,并与触发器的和端相连时观察到的端的波形相比较,看看有何异同点?任务三:触发器功能转换(1)分别将触发器和J-K触发器转换成触发器,并列出表达式,画出实验接线图;(2)接入1kHz连续脉冲,观察各触发器和端波形,比较两者关系;(3)自拟实验数据表并填写之。六、实验数据任务一:维持-阻塞型触发器功能测试表4-5触发器74LS74功能表任务二:下降沿J-K触发器功能测试表4-6双J—K下降沿触发器74LS76功能表任务三:触发器功能转换①触发器转换成T触发器:触发器的特性方程是:触发器的特性方程是:故,实验接线图如下②J—K触发器转换成T触发器:触发器的特

7、性方程是:触发器的特性方程是:故==,实验接线图如下参考数据:七、思考题(1)触发器的初始值如何确定?(2)异步端的作用是什么?答:(1)由异步输入端(也就是置位端)来决定的,如果要初始值为1,那么=1,=0,然后给和低电平,那么异步输入端就无效了,这是的输出就由输入端和钟控端来确定了;同理,要确定初始值为0也一样。(2)不受时钟控制信号的控制。用异步输入端可随时给触发器设置所需的状态。指导教师批阅意见:成绩评定:指导教师签字:年月日备注:注:1、报告内的项目或内容设置,可根据实际情况加以调整和补充。2、教师批改学生实验报告时间应在学生提交实验报告时间后10

8、日内

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