数字式秒表的cpld设计

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1、数字式秒表的CPLD设计　　(内蒙古工业大学信息工程学院，内蒙古呼和浩特010051) 　　摘要：文章介绍了一种在田径比赛中经常用到的数字秒表的CPLD设计方法，同时分别通过Multisim及MaxPlusII软件仿真，并使用ALTRA公司的MAX7000S芯片EPM7128SLC84-6进行了下载验证。 关键词：数字秒表；555定时器；计数器 　　中图分类号：TH724文献标识码：A文章编号：1007—6921(XX)08—0084—01 　　数字秒表是一种常用的计时工具，以其价格低廉、走时精确、使用方便、功能多而广泛应用于体育比赛中。下文

2、介绍了如何利用中小规模集成电路和半导体器件进行数字秒表的设计。本设计中数字秒表的最大计时为99.99s，分辨率为0.01s，数码管显示，具有清零、启动计时、暂停及继续计时等功能。当计时停止时，秒表保持所计时间直至被清零复位。本设计由四个74LS160计数器实现计数功能，一个555定时器产生100Hz脉冲，四个数码显像管显示计时，再加两个控制开关，一个控制启动和暂停，另一个控制清零。 1数字秒表的工作原理 　　电子秒表要求能够对时间进行精确记时并显示出来，因此要有时钟发生器，记数及译码显示，控制等模块，系统框图如下： 1.1秒信号发生器 　

3、　利用555定时器构成的多谐振荡器产生秒脉冲发生器。由于555定时器的比较器灵敏度高，输出驱动电流大，功能灵活，再加上电路结构简单，计算比较简单。 　　利用555定时器构成的多谐振荡，在电路中我们选择数据如下：C＝1uF，R1=R2。 　　利用公式：f=1/(R1+2R2)Cln2 　　根据设计要求，需要精确到0.01s，故f＝100Hz，带入上式得：R1＝R2＝4.8KΩ。在Multisim环境下的原理图中，取R1＝R2＝4.7KΩ，并且在R1支路串联一个1KΩ的电位器，来调节脉冲信号的精度。此信号从555定时器的3引脚OUT端输出，送

4、到计数器74LS160的脉冲输入端CP，作为计时脉冲。 1.2计数进位部分 　　利用74LS160同步十进制加法计数器实现计数功能。这个计数器是十进制的，在设计时电路比较简单。而且可以实现清零功能，EP,ET，可以实现保持功能。可以很方便的实现清零，开始，暂停和继续这四个功能。具体电路原理如图2所示。 1.3译码及显示电路 　　将秒计时器74LS160的4个输出端QD、QC、QB和QA分别对应接至译码器74LS48的输入端，译码后的输出端接至共阴级7段数码管的a～g端，则显示器将进行0～9十进制数字显示。我们在Multisim环境下绘制

5、原理图的过程中，选用将74LS48和7段数码管合二为一的DCD_HEX。 1.4控制电路 　　采用J1和J2这样２个开关，实现相关的控制功能。J1接高电平时，与非门U4A打开，时钟脉冲送入计数器进行计数显示；J1接低电平时，与非门U4A被封锁，计数器保持原来计数状态暂停计数。J2接高电平时，计数器正常计数；J2接低电平时，所有计数器清零，实现清零复位的功能。 2Multisim环境下的原理图与仿真 　　电路的四个74LS160计数器从右往左，分别为0.01s，0.1s，1s，10s的计数器。同时四个计数器都为十进制。每个计数器均有四个接口接

6、到后面的显示电路的QD、QC、QB和QA。74LS160具有自启动，避免电路进入死锁状态。显示电路由四个七段译码显示管组成，并由数字电子实验箱集成。整个电路由555定时器产生100Hz时钟信号，对电路进行时钟控制。逻辑开关由高低电平控制电路的开始暂停以及复位清零。当开关J1处于高电平时，电路正常计数；转换为低电平时开始暂停保持；再次换为高电平继续计数。开关J2处于高电平时，电路正常工作；处于低电平时，电路清零复位。Multisim环境下数字秒表总电路原理图如图2。 　　740)this.width=740"border=undefined> 　　3M

7、axplusII环境下的原理图与仿真 　　图3为MaxplusII环境下的原理图。CLK接100Hz的时钟脉冲，为了方便观察结果，实验中设置的频率可高于100Hz。CLR是清零按钮。PAUSE是暂停继续按钮。74LS160的输出端QD、QC、QB和QA从0000到1001分别表示0～9的十个计数状态。 　　图4为MaxplusII环境下仿真结果。仿真结果表明，所设计99.99数字秒表电路可正常工作。编程下载后，将CLK接固定频率的信号，CLR和PAUSE分别接两个开关。将74LS160的输出端QD、QC、QB和QA分别接不同的发光二极管以显示各

8、个计数状态，或通过显示译码器接数码显示。显示结果验证了所设计电路能够正常计数。通过CLR和PA