eda课程设计--基于cpld的verilog秒表设计

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1、郑州航空工业管理学院EDA课程设计报告题目基于CPLD的Verilog秒表设计姓名学号指导教师二О一一年月日9一．设计任务设计一个秒表，要求精度达到0.1秒。有一个开始计时、一个停止计时、一个复位按键。晶振为12MHz有源晶振，采用CPLD器件为ALTERA的EPM7064AELC44-10N,采用四位数码管显示。设计功能：1、四位数码管显示999.9秒。全部采用十进制，满十进一。2、精度为0.1秒。3、开始按键和停止按键在一起，按一次开始再按停止。4、复位按键进行清零。二．设计方案秒表设计主要分为两部分：程序部分和硬件部分。在硬件方面主要用到JTAG接口、数码管、EPM7064AELC4

2、4-10N芯片、电阻、按键、三极管、电源、有源晶振、44口的芯片插槽等部分组成！具体电路图及显示效果图片见下页。电路板的具体管脚连接关系如下：seg0seg1seg2seg3seg4seg5seg6(小数点seg7没有用到)24252627282931时钟GCLK1439dig0dig1dig2dig334363739key0key1key2141617三．设计程序自顶而下，一体化程序设计。秒表程序主要分为四部分：0.1秒信号产生部分，按键消抖处理部分，数码管动态扫描显示部分，计时处理部分。其中0.1秒信号产生部分将12MHz的有源时钟信号分频成为10Hz的0.1秒计时信号；按键消抖处理部

3、分将将琴键开关转换为乒乓开关，使开关按下去以后就可以松手，不用长时间的按住不放；数码管动态扫描显示部分，通过计算二进制数和在实验箱上实验大概在12~11位二进制时动态扫描为1ms左右，使数码管显示明显完整清新，不会出现闪烁现象；计时处理部分，开始加入清零功能，是不论开始暂停都可以被清零功能清楚，秒计数部分采用满十进一的形式，即总计999.9秒。modulemiaobiao(clk,key,dig,seg);//模块名miaobiaoinputclk;//输入时钟input[1:0]key;//输入按键output[3:0]dig;//数码管选择输出引脚output[7:0]seg;//数码

4、管段输出引脚9reg[7:0]seg_r;//定义数码管输出寄存器reg[3:0]dig_r;//定义数码管选择输出寄存器reg[3:0]disp_dat;//定义显示数据寄存器reg[24:0]count;//定义计数寄存器reg[23:0]hour;//定义现在时刻寄存器regsec,keyen;//定义标志位reg[1:0]dout1,dout2,dout3;//寄存器wire[1:0]key_done;//按键消抖输出assigndig=dig_r;//输出数码管选择assignseg=seg_r;//输出数码管译码结果//秒信号产生部分always@(posedgeclk)//定

5、义clk上升沿触发begincount=count+1'b1;if(count==25'd)//0.05S到了吗？begincount=25'd0;//计数器清零sec=~sec;//置位秒标志endend//按键消抖处理部分9assignkey_done=(dout1

6、dout2

7、dout3);//按键消抖输出always@(posedgecount[17])begindout1<=key;dout2<=dout1;dout3<=dout2;endalways@(negedgekey_done[0])beginkeyen=~keyen;//将琴键开关转换为乒乓开关end//数码管动态扫描

8、显示部分always@(posedgeclk)//count[12:11]大约1ms改变一次begincase(count[12:11])//选择扫描显示数据3'd0:disp_dat=hour[3:0];//0.1秒位3'd1:disp_dat=hour[7:4];//秒个位3'd2:disp_dat=hour[11:8];//秒十位3'd3:disp_dat=hour[15:12];//秒百位endcase9case(count[12:11])//选择数码管显示位3'd0:dig_r=4'b1110;//选择第一个数码管显示3'd1:dig_r=4'b1101;//选择第二个数码管显示

9、3'd2:dig_r=4'b1011;//选择第三个数码管显示3'd3:dig_r=4'b0111;//选择第四个数码管显示endcaseendalways@(posedgeclk)begincase(disp_dat)4'h0:seg_r=8'hc0;//显示04'h1:seg_r=8'hf9;//显示14'h2:seg_r=8'ha4;//显示24'h3:seg_r=8'hb0;//显示34'h4:seg_r=8'h