eda课程设计--秒表设计

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1、EDA课程设计报告题目：秒表设计班级：通信11-3小组成员：易新会、王伟、陈虹余、迪拉热指导老师：黄志华学院：信息科学与工程学院2014年1月1日内容一：设计任务与要求秒表的逻辑结构比较简单，它主要由、显示译码器、分频器、十进制计数器、报警器和六进制计数器组成。在整个秒表中最关键是如何获得一个精确的100Hz计时脉冲，除此之外，整个秒表还需要一个启动信号和一个归零信号，以便能够随时启动及停止。秒表有六个输出显示，分别为百分之一秒，十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之对应，6个个计数器全为BCD码输出，这样便于同时显示译码器的连接。当计时达60分钟后，蜂鸣器鸣响

2、3声。二：设计原理本系统采用自上向下的设计方案，系统的整体设计组装原理图如图2-1所示，它主要由控制模块，时基分屏模块，计时模块和显示模块四部分组成。各模块分别完成控制，分屏，计时和显示的功能设计原理图三、程序模块1、控制模块程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityctrlisport(clr,clk,sp:instd_logic;en:outstd_logic);endctrl;architecturebehaveofctrlistypestatesis(s0,

3、s1,s2,s3);signalcurrent_state,next_state:states;begincom:process(sp,current_state)begincasecurrent_stateiswhens0=>en<='0';ifsp='1'thennext_state<=s1;elsenext_state<=s0;endif;whens1=>en<='1';ifsp='1'thennext_state<=s1;elsenext_state<=s2;endif;whens2=>en<='1';ifsp='1'thennext_state<=s3;elsenex

4、t_state<=s2;endif;whens3=>en<='0';ifsp='1'thennext_state<=s3;elsenext_state<=s0;endif;endcase;endprocess;synch:process(clk)beginifclr='1'thencurrent_state<=s0;elsifclk'eventandclk='1'thencurrent_state<=next_state;endif;endprocess;endbehave;2、时基分频模块程序libraryieee;useieee.std_logic_1164.all;ent

5、itycb10isport(clk:instd_logic;co:bufferstd_logic);endcb10;architectureartofcb10issignalcounter:integerrange0to49999;beginprocess(clk)beginif(clk='1'andclk'event)thenifcounter=49999thencounter<=0;co<=notco;elsecounter<=counter+1;endif;endif;endprocess;endart;3、计时模块的程序1）、十进制计数器libraryieee;usei

6、eee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycdu10isport(clk,clr,en:instd_logic;cn:outstd_logic;count10:outstd_logic_vector(3downto0));endcdu10;architectureartofcdu10issignaltemp:std_logic_vector(3downto0);beginprocess(clk,clr)beginifclr='1'thentemp<="0000";cn<='0';elsif(clk'e

7、ventandclk='1')thenifen='1'theniftemp>="1001"thentemp<="0000";cn<='1';elsetemp<=temp+1;cn<='0';endif;endif;endif;count10<=temp;endprocess;endart;2）、六进制计数器libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycdu6isport(clk,clr