基于vhdl帧同步提取建模与设计

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1、《数字通信系统》课程设计说明书课程设计任务书学生姓名：专业班级：指导教师：工作单位：题目:帧同步信号提取电路功能模块的设计与建模初始条件：（1）MAXPLUSII、QuartusII、ISE等软件；（2）课程设计辅导书：《通信原理课程设计指导》（3）先修课程：数字电子技术、模拟电子技术、电子设计EDA、通信原理。要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）（1）课程设计时间：周；（2）课程设计题目：帧同步信号提取电路功能模块的设计与建模；（3）本课程设计统一技术要求：按照要求题目进行逻辑分析，掌

2、握实现插入式帧同步的方法，画出实现电路原理图，设计出各模块逻辑功能，编写VHDL语言程序，上机调试、仿真，记录实验结果波形，对实验结果进行分析；（4）课程设计说明书按学校“课程设计工作规范”中的“统一书写格式”撰写，并标明参考文献至少5篇；（5）写出本次课程设计的心得体会（至少500字）。时间安排：第19周参考文献：段吉海.数字通信系统建模与设计.北京：电子工业出版社，2004江国强.EDA技术与应用.北京：电子工业出版社，2010JohnG.Proakis.DigitalCommunications.北京：电子工业出版社，201

3、1指导教师签名：年月日系主任（或责任教师）签名：年月日第页《数字通信系统》课程设计说明书VHDL程序设计代码1移位寄存器代码libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entityyi_wei_ji_chun_qiisport(datain,clked:instd_logic;qout6,qout5,qout4,qout3,qout2,qout1,qout0:outstd_logi

4、c);endyi_wei_ji_chun_qi;architectureBehavioralofyi_wei_ji_chun_qiissignaltem:std_logic_vector(6downto0);beginprocess(clked)beginif(clked'eventandclked='1')thentem(6)<=datain;foriin1to6looptem(6-i)<=tem(7-i);第页《数字通信系统》课程设计说明书endloop;endif;endprocess;qout6<=nottem(6);qo

5、ut5<=tem(5);qout4<=nottem(4);qout3<=nottem(3);qout2<=tem(2);qout1<=tem(1);qout0<=tem(0);endBehavioral;2译码器代码libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entityyi_ma_qiisport(ain,bin,cin,din,ein,fin,gin:instd_logic;o

6、utput:outstd_logic_vector(2downto0));endyi_ma_qi;第页《数字通信系统》课程设计说明书architectureBehavioralofyi_ma_qiissignalq:std_logic_vector(6downto0);beginq<=ain&bin&cin&din&ein&fin&gin;process(q)begincaseqiswhen"0111111"=>output<="110";when"1011111"=>output<="110";when"1101111"=>ou

7、tput<="110";when"1110111"=>output<="110";when"1111011"=>output<="110";when"1111101"=>output<="110";when"1111110"=>output<="110";when"1111111"=>output<="111";whenothers=>output<="000";endcase;endprocess;endBehavioral;第页《数字通信系统》课程设计说明书3判决器代码libraryIEEE;useIEEE.STD_LOGIC

8、_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitypan_jie_qiisport(a:instd_logic_vector(2downto0);b