三VHDL语言基础

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1、--第三章VHDL语言根底本章介绍VHDL语言的根底知识，具体容包括：1、概述2、VHDL程序的根本构造库、程序包、实体说明、构造体、配置3、VHDL的语言要素语法规那么、数据对象、数据类型、运算操作符4、VHDL的描述语句并行语句、顺序语句、子程序、属性语句5、VHDL的描述方式行为描述方式、存放器传输级描述方式、构造描述方式第一节概述HDL〔HardwareDescriptionLanguage〕：硬件描述语言，描述数字电路和系统的语言。具体来说，用于描述数字系统的构造、行为、功能和接口。在EDA设计中，设计者利用硬件描述语言，可以描述自己的设计思想，完成设计输入的步骤。设计输入

2、共有三种方法——原理图、文本、波形输入，其中，文本输入方式就是用硬件描述语言跟计算机交流，让计算机读懂设计者的设计。VHDL的全称是Very-High-SpeedIntegratedCircuitHardware-word.zl--DescriptionLanguage，译作甚高速集成电路硬件描述语言，是当前广泛使用的HDL语言之一，并被IEEE和美国国防部采用为标准的HDL语言。1、开展历程：美国国防部1982年开发VHDL语言，在1987年被IEEE采用为标准硬件描述语言。在实际使用过程中，发现1987年版本的缺陷，并于1993年对87版进展了修订。因此，现在有两个版本的VHDL

3、语言。1〕1987年的IEEE1076〔VHDL87〕2〕1993年进展了修正〔VHDL93〕VHDL语言目前已成为，开发设计可编程逻辑器件的重要工具。2、优点：VHDL语言能够成为标准化的硬件描述语言并获得广泛应用，它自身必然具有很多其他硬件描述语言所不具备的优点。归纳起来，VHDL语言主要具有以下优点：l功能强大，设计方式多样VHDL具有功能强大的语言构造,可用简洁明确的代码来描述十分复杂的硬件电路。VHDL语言设计方法灵活多样，既支持自顶向下的设计方式，也支持自底向上的设计方法；既支持模块化设计方法，也支持层次化设计方法。〔自上而下：“上〞指的是整个数字系统的功能和定义，“下〞

4、指的是组成系统的功能部件〔子模块〕。自上而下的设计，就是根据整个系统的功能，按照一定的原那么把系统划分为假设干个子模块，然后分别设计实现每个子模块，最后把这些子模块组装成完整的数字系统。〕-word.zl--l具有强大的硬件描述能力VHDL语言具有多层次描述系统硬件功能的能力，既可描述系统级电路，也可以描述门级电路。描述方式既可以采用行为描述、存放器传输描述或者构造描述，也可以采用三者的混合描述方式。lVHDL语言的强大描述能力还表达在它具有丰富的数据类型。VHDL语言既支持标准定义的数据类型，也支持用户定义的数据类型，这样便会给硬件描述带来较大的自由度。l具有很强的移植能力因为VH

5、DL是一个标准语言，故VHDL的设计描述可以被不同的工具所支持，可以从一个模拟工具移植到另一个模拟工具，从一个综合工具移植到另一个综合工具，从一个工作平台移植到另一个工作平台去执行。l设计描述与器件无关〔可以与工艺无关编程〕采用VHDL语言描述硬件电路时，设计人员并不需要首先考虑选择进展设计的器件。这样做的好处是可以使设计人员集中精力进展电路设计的优化，而不需要考虑其他的问题。当硬件电路的设计描述完成以后，VHDL语言允许采用多种不同的器件构造来实现。假设需对设计进展资源利用和性能方面的优化，也并不是要求设计者非常熟悉器件的构造才行。l易于共享和复用VHDL-word.zl--语言采

6、用基于库的设计方法。在设计过程中，设计人员可以建立各种可再次利用的模块，一个大规模的硬件电路的设计不可能从门级电路开场一步步地进展设计，而是一些模块的累加。这些模块可以预先设计或者使用以前设计中的存档模块，将这些模块存放在库中，就可以在以后的设计中进展复用。也就是说，VHDL语言可以使设计成果在设计人员之间方便地进展交流和共享，从而减小硬件电路设计的工作量，缩短开发周期。l具有良好的可读性容易被读者理解。3、VHDL的学习：VHDL的语言形式与一般的计算机高级语言〔C语言〕非常类似，可以借鉴其他语言的学习方法。但VHDL作为一种硬件描述语言，具有许多与硬件相关的特征，学习的时候一定要

7、特别注意。lVHDL的可综合性问题VHDL有两种用途：系统仿真和硬件实现。如果程序只用于仿真，那么几乎所有的语法和编程方法都可以使用。但如果程序是用于硬件实现，那么就必须保证程序“可综合〞〔程序的功能可以用硬件电路实现〕。不可综合的VHDL语句在软件综合时将被忽略或者报错。应当牢记一点：“所有的VHDL描述都可以用于仿真，但不是所有的VHDL描述都能用硬件实现。〞l充分理解HDL语句和硬件电路的关系学好HDL的关键是充分理解HDL语句和硬件电路的关系。编写