硬件描述语言VHDL基础.ppt

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1、第三章硬件描述语言VHDL基础3.1VHDL语言程序的基本结构3.2VHDL语言的数据类型及运算操作符3.3VHDL语言的主要描述语句3.4VHDL语言构造体的描述方式13.1VHDL语言程序的基本结构实体(Entity)，构造体(Architecture)，配置(Configuration)，包集合(Package)，和库(Library)--eqcomp4isafourbitequalitycomparatorLibraryIEEE;useIEEE.std_logic_1164.all;entityeqcomp4isport(a,b:instd_logic_vector(3d

2、ownto0);equal:outstd_logic);endeqcomp4;architecturedataflowofeqcomp4isbeginequal<=‘1’whena=belse‘0’;Enddataflow;eqcomp4.vhd包实体构造体文件名和实体名一致每行；结尾关键字begin关键字end后跟构造体名关键字end后跟实体名库VHDL大小写不敏感23.1.1VHDL语言设计的基本设计单元实体（Entity）描述此设计功能输入输出端口（Port）；在层次化设计时，Port为模块之间的接口；在芯片级，则代表具体芯片的管脚。实体说明ENTITY实体名ISPORT（

3、端口名（，端口名）：方向数据类型名；：端口名（，端口名）：方向数据类型名)；END实体名；Entityeqcomp4isport(a,b:instd_logic_vector(3downto0);equal:outstd_logic);endeqcomp4;a[3..0]b[3..0]equal3基本数据类型：BIT和BIT_VECTORSTD_LOGIC和STD_LOGIC_VECTOR端口模式方向说明IN输入到实体OUT从实体输出INOUT双向(可作为CPU的数据总线）BUFFER输出（但可以反馈到实体内部）LINKAGE不指定方向4Out与Buffer的区别Entityte

4、st1isport(a:instd_logic;b,c:outstd_logic);endtest1;architectureaoftest1isbeginb<=not(a);c<=b;--Errorenda;Entitytest2isport(a:instd_logic;b:bufferstd_logic;c:outstd_logic);endtest2;architectureaoftest2isbeginb<=not(a);c<=b;enda;结论：均表示输出，但BUFFER声明的信号可以反馈到实体内部，而OUT声明的信号却不可以。5构造体描述设计单元具有的具体功能结构体有

5、三种描述方式行为描述(behavioral)数据流描述(dataflow)结构化描述(structural)格式：ARCHITECTURE构造体名OF实体名IS[定义语句]内部信号，常数，数据类型，函数等的定义BEGIN[并行处理语句]END构造体名；6构造体中的描述语句并行语句:同时执行，在进程语句（PROCESS）的外部。顺序语句:按书写顺序执行，在进程语句（PROCESS）的内部。例如：entitysampleisport(a,b:instd_logic;c:outstd_logic);endsample;architecturebehaofsampleissignald:

6、std_logic;begind<=aandb;C<=not(d);endbeha;信号并行处理73.1.2构造体的子结构描述3种形式的子结构描述：BLOCK描述（块描述）PROCESS描述（进程描述）SUBPROGRAMS描述（子程序描述）BLOCK语句描述格式：块标号：BLOCKBEGIN：ENDBLOCK块标号；BLOCK内的语句执行顺序：并行执行8例如：二选一电路ENTITYmuxISPORT(d0,d1,sel:INBIT;q:OUTBIT);ENDmux;ARCHITECTUREconnectOFmuxISSIGNALtmp1,tmp2,tmp3:BIT;BEGINc

7、ale:BLOCKBEGINtmp1<=d1ANDsel;tmp2<=d0AND(NOTsel);tmp3<=tmp1ORtmp2;q<=tmp3;ENDBLOCKcale;ENDconnect;9进程（PROCESS）描述格式：[进程名]：PROCESS（信号1，信号2，…）BEGIN：ENDPROCESS[进程名]；敏感量：是PROCESS的输入信号，写在“PROCESS”后面的括号中当PROCESS所带的敏感量任何一个发生变化时，PROCESS中的语句就会执行一遍。语句执行