[论文精品] 基于verilog_hdl语言的状态机编程

《[论文精品] 基于verilog_hdl语言的状态机编程》由会员上传分享，免费在线阅读，更多相关内容在学术论文-天天文库。

1、数字电子技术基础大作业报告课程名称：数字电子技术基础设计题目：VerilogHDL状态机编程院系：控制科学与工程系班级：姓名：学号：指导教师：设计时间：2011年12月XXXVerilogHDL状态机编程1设计任务利用VerilogHDL设计一个电路，对输入的一串二进制数，用于检测序列中连续3个或者3个以上的1，状态转换如图所示。图12设计步骤1.安装QuartusII软件并破解。2.根据设计要求编写程序代码。3.生成仿真电路图和波形如图。3程序代码modulemoore(clk,din,op);inputclk,din;outputop;reg[1:0]current_state,ne

2、xt_state;regop;parameterS0=2'b00,S1=2'b01,S2=2'b10,S3=2'b11;always@(posedgeclk)begincurrent_state<=next_state;endalways@(current_stateordin)begincase(current_state)S0:beginop=0;if(din==0)next_state=S0;elsenext_state=S1;endS1:beginop=0;if(din==0)next_state=S0;elsenext_state=S2;endS2:beginop=0;if(d

3、in==0)next_state=S0;elsenext_state=S3;endS3:beginop=1;if(din==0)next_state=S0;elsenext_state=S3;enddefault:beginop=0;next_state=S0;endendcaseendendmodule1仿真电路图和波形图如下图所示。