eda可校时数字钟设计

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1、可校时数字钟设计实验报告姓名郑珞指导教师贾立新专业班级电信1102学院信息工程学院提交日期2013年9月15日实验目的:设计一个数字计时器,可以完成从00:00到59:59的计时功能,并在控制电路的作用下具有清零、保持、快速校时、报时等基本功能。设计要求:1)能进行正常的分、秒计时功能,最大计时显示59分59秒。2)分别由四个数码管显示分秒的计时。3)clear1、clear2、clear3、clear4是清零开关,clear1=clear2=clear3=clear4=1时,计时器正常工作;clear1=0时,秒个位清零;cl

2、ear2=0时,秒十位时清零;clear3=0时,分个位清零;clear4=0时,分十位清零。4)K1、K2、K3、K4是校时开关,K1=K2=K3=K4=0时,计时器正常工作;K1=1时,进行秒个位校时;K2=1时,进行秒十位校时;K3=1时,进行分个位校时;K4=1时,进行分十位校时。5)具有报时功能,每十分钟报时一次。6)用Quartusii软件对设计电路进行仿真,并下载到EDA实验板上对其功能进行验证。工作原理:数字计时器由分频模块、校时模块、计时模块、动态显示模块、报时模块等几部分组成,分频模块将电路板给予的8HZ的基

3、准时钟信号分成电路所需要的频率,校时模块通过校时电路进行快速校分校秒,计分计秒模块与动态显示模块相连,从而将分秒显示在七段数码管上。其原理如图1所示:图1总原理图总图及仿真结果:顶层原理图(总图)如图2所示:图2顶层原理图仿真图如图3所示:图3顶层仿真图各模块说明:1.分频模块:分频模块将EDA实验板提供的8hz和25Mhz时钟信号分频,得到所需的频率。实验中需要1hz作为计分计秒的时钟信号,所以我们需要将8HZ的信号进行八分频。同时需要250hz作为报时的时钟信号,所以需要将25Mhz的信号进行10000分频。a)八分频:该分

4、频由VHDL语言编程,实验了对8HZ信号的八分频,从而得到1HZ的信号。原理图如图4所示:图4八分频的VHDL语言波形图如图5所示:图5八分频仿真图最后利用原理图产生的可八分频的元器件(如图6所示):图6八分频元器件b)十分频:十分频的原理图如图7所示:图7十分频电路图波形图如图8所示:图8十分频仿真图10000分频可由4个十分频电路级联而成,最后封装电路可得(如图9所示):图910000分频元器件1.计时模块:计时电路包括秒,分两个模块,秒与分可以进行进位。秒和分都是一个模六十计数器,设计采用的是同步计数器,所以它们所接的时钟

5、信号均为1HZ。a)秒计时电路(如图10所示):图10秒计时电路原理图当秒计时到59秒时有四与非门输出一个低电平将秒个位和秒十位置零,同时变换此低电平为高作为进位信号传递给分个位。波形图如图11所示:图11秒计时仿真图封装秒计时电路可得(如图12所示):图12秒计时元器件a)分计时电路(如图13所示):图13分计时电路原理图分计时电路图与秒计时电路相似,不同的是分计时清零的条件不仅秒计时要到59,分计时也要到59,故清零信号的输入还要添加秒计时模块的输出。波形图与秒计时电路类似。封装分计时电路可得(如图14所示):图14分计时元

6、器件1.动态显示模块:此模块用于数码管的动态显示,此实验需要四个数码管参与显示,将秒个位、秒十位、分个位、分十位分别于显示译码器7448相连,从而在实验板上显示出来。原理图如图15所示:图15动态显示电路原理图2.校时模块:校秒电路与校分电路一样。原理图如图16所示:图16校时电路原理图当js2=0时,电路输出1HZ的脉冲供给秒计时模块和分计时模块正常工作;当js2=1时,通过按动K5对数字钟进行校时。为了防止拨开关时引发的颤动对校时产生影响,故在电路中加入了消颤的D锁存器。封装校时电路可得(如图17所示):图17校时元器件1.

7、报时模块数字计时器每记10分钟,利用250hz的时钟信号使蜂鸣器响一次。原理图如图18所示:图18报时电路原理图封装报时电路可得(如图19所示):图19报时元器件调试、编程下载:选择“Processing-startcomplication”进行全编译,编译后进行管脚分配,并且将未用到的管脚置于高阻态,最后把程序下载到EDA实验板上,实验板上显示及操作结果正确。实验中遇到的问题解决办法:本次实验中出现了一些问题,在设计原理图及编辑程序时不够仔细,导致调试时出现错误。以下是实验中遇到的问题以及解决办法:1.用VHDL语言编辑程序本

8、实验中的八分频是由VHDL编辑而成,因为我本身对VHDL语言的不熟悉,导致分频时出现错误,后经过咨询老师和网上查询资料,顺利地解决了问题。2.显示译码问题在编辑过程,因找不到合适的显示译码器,而在调试过程中出现乱码现象。后通过网上查询资料,用了7448七段显示译

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