eda可校时数字钟设计

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1、可校时数字钟设计实验报告姓名郑珞指导教师贾立新专业班级电信1102学院信息工程学院提交日期2013年9月15日istheTibetanPlateaupoly.Centercityonlyapopulationofoveronemillion.Xiningislocatedinthe"Tangfangudao"andtheancient"SilkRoad"road,istheLoessPlateauandtheTibetanPlateau,agriculturalandpastoralareasand,inconjunctionwiththeMinistryofculturea

2、ndIslamicculture实验目的：设计一个数字计时器，可以完成从00:00到59:59的计时功能，并在控制电路的作用下具有清零、保持、快速校时、报时等基本功能。设计要求：1)能进行正常的分、秒计时功能，最大计时显示59分59秒。2)分别由四个数码管显示分秒的计时。3)clear1、clear2、clear3、clear4是清零开关，clear1=clear2=clear3=clear4=1时，计时器正常工作；clear1=0时，秒个位清零；clear2=0时，秒十位时清零；clear3=0时，分个位清零；clear4=0时，分十位清零。4)K1、K2、K3、K4是校时

3、开关，K1=K2=K3=K4=0时，计时器正常工作；K1=1时，进行秒个位校时；K2=1时，进行秒十位校时；K3=1时，进行分个位校时；K4=1时，进行分十位校时。5)具有报时功能，每十分钟报时一次。6)用Quartusii软件对设计电路进行仿真，并下载到EDA实验板上对其功能进行验证。工作原理:数字计时器由分频模块、校时模块、计时模块、动态显示模块、报时模块等几部分组成，分频模块将电路板给予的8HZ的基准时钟信号分成电路所需要的频率，校时模块通过校时电路进行快速校分校秒，计分计秒模块与动态显示模块相连，从而将分秒显示在七段数码管上。其原理如图1所示：图1总原理图istheT

4、ibetanPlateaupoly.Centercityonlyapopulationofoveronemillion.Xiningislocatedinthe"Tangfangudao"andtheancient"SilkRoad"road,istheLoessPlateauandtheTibetanPlateau,agriculturalandpastoralareasand,inconjunctionwiththeMinistryofcultureandIslamicculture总图及仿真结果：顶层原理图（总图）如图2所示：图2顶层原理图仿真图如图3所示：图3顶层仿真

5、图istheTibetanPlateaupoly.Centercityonlyapopulationofoveronemillion.Xiningislocatedinthe"Tangfangudao"andtheancient"SilkRoad"road,istheLoessPlateauandtheTibetanPlateau,agriculturalandpastoralareasand,inconjunctionwiththeMinistryofcultureandIslamicculture各模块说明:1.分频模块：分频模块将EDA实验板提供的8hz和25Mhz时钟

6、信号分频，得到所需的频率。实验中需要1hz作为计分计秒的时钟信号，所以我们需要将8HZ的信号进行八分频。同时需要250hz作为报时的时钟信号，所以需要将25Mhz的信号进行10000分频。a)八分频：该分频由VHDL语言编程，实验了对8HZ信号的八分频，从而得到1HZ的信号。原理图如图4所示：图4八分频的VHDL语言波形图如图5所示：图5八分频仿真图istheTibetanPlateaupoly.Centercityonlyapopulationofoveronemillion.Xiningislocatedinthe"Tangfangudao"andtheancient"S

7、ilkRoad"road,istheLoessPlateauandtheTibetanPlateau,agriculturalandpastoralareasand,inconjunctionwiththeMinistryofcultureandIslamicculture最后利用原理图产生的可八分频的元器件（如图6所示）：图6八分频元器件b)十分频:十分频的原理图如图7所示：图7十分频电路图波形图如图8所示：图8十分频仿真图10000分频可由4个十分频电路级联而成，最后封装电路可得（如图9所示）：图9