基于深亚微米cmos器件可靠性认知的电路仿真和设计研究

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1、基于深亚微米CMOS器件可靠性认知的电路仿真和设计研究对于摩尔定律的不懈追求造就了集成电路产业发展的辉煌历程。在工艺技术的推动下，集成电路的特征尺寸持续缩小、集成规模和工作频率不断提高，人们得以享受由此带来的性能攀升和成本降低。然而，在45nm技术进入量产的今天，随着集成电路特征尺寸的持续缩小以及芯片密度和工作频率的相应提高，功率和热量的急剧攀升对集成电路可靠性性能提出了更高的要求，使得可靠性设计成为电路设计中继速度、面积、成本、功耗等设计目标之后最重要的设计约束，已成为目前业界的新挑战和急需解决的问题之一。从技术角度看，65nm节点以下纳米级工艺已经接近使半导体可

2、靠性和成品率充满风险(不确定性)的敏感水平，在此形势下，新材料、新工艺、新结构的不断涌现也给集成电路可靠性研究带来了新的挑战。新材料、新工艺所带来的关键失效问题，包括超薄栅氧化层的Soft－Breakdown软击穿、应力诱导漏电流（SILC），高－K金属栅技术引入的界面特性退化、电荷俘获、NBTI、PBTI效应等、应变硅技术（StrainedSi）引入的PID。这些引起器件特征参数退化的主要失效模式使得纳米器件在高速、高温的环境中，退化速率更快，退化失效的程度更高。本课题将针对纳米CMOS器件的关键退化失效问题进行重点研究，在物理认知、失效机制、表征方法和模型建立等

3、几个方面进行探索，建立描述器件退化的集约模型，把器件退化的物理机制（氧化层陷阱和界面陷阱，以及它们的俘获和解陷）和器件的性能联系起来，通过嵌入集成电路模拟仿真环境，进行基于可靠性认知的集成电路仿真和可靠性设计方法的研究，旨在提出包含可靠性设计约束的电路设计流程。本课题的研究成果能够为新技术的研发提供可靠性方面的技术支持和积累，探索出一条有效的途径，从而提升集成电路可靠性设计水平。