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1、FPGA课程设计报告学部：信息科学与技术学部专业：通信工程班级：09级1班学号：姓名：指导老师：2011.11.22实验一100进制的可逆计数器一、设计一个可控的100进制可逆计数器，要求用实验箱下载。（1）计数器的时钟输入信号周期为200ns。（2）以十进制形式显示。（3）有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用下，计数器具有复位、增或减计数、暂停功能。clrplusminus功能0××复位为0110递增计数101递减计数111暂停计数二、程序如下：modulekeni
2、100(CLR,CLK,PLUS,MINUS,OUT);//100进制的可逆计数器inputCLR,PLUS,MINUS,CLK;output[7:0]OUT;reg[7:0]OUT;always@(posedgeCLK)beginif(!CLR)//如果CLR为零，输出为零；反之，运行else程序OUT[7:0]<=0;elsebeginif(PLUS==0&&MINUS==1)//100进制的递减计数beginif(OUT[3:0]==0)beginOUT[3:0]<=9;if(OUT[7:4]==
3、0)OUT[7:4]<=9;elseOUT[7:4]<=OUT[7:4]-1;endelseOUT[3:0]<=OUT[3:0]-1;endif(PLUS==1&&MINUS==0)//100进制的递增计数beginif(OUT[3:0]==9)beginOUT[3:0]<=0;if(OUT[7:4]==9)OUT[7:4]<=0;elseOUT[7:4]<=OUT[7:4]+1;endelseOUT[3:0]<=OUT[3:0]+1;endif(PLUS==1&&MINUS==1)OUT<=OUT;/
4、/若PLUS和MINUS都为1，暂停计数if(PLUS==0&&MINUS==0)OUT<=0;//若都为零，输出为零endendendmodule三、运行程序1、在quartersII9.1输入程序打开quartersII界面，点击file→New,在出现的对话框中选择TextFile在出现的输入界面内输入程序，点击file→saveas，再出现的对话框中点击Yes,然后在出现的newprojectWizard对话框中点击next,在Family&DeviceSettings对话框中选择如下图所示的选
5、项，在选择第三方软件的对话框中的选项选为none后点击next,在随后出现的对话框中，点击finish。设置完成。2、点击project→SetasTop-LevelEntity,指向所输入的文件。3、点击Processing→Start→StartAnalysis&Synthesis。4、点击File→New出现上面第一步时出现的对话框，选择VectorWaveformFile。5、点击View→UtilityWindows→NodeFinder,在出现的对话框中点击List选择所需要的节点，将其拉到
6、后面的Name栏中，并设置输入数据6、选择EndTime:点击Edit→EndTime7、输入参数的数据设置完成后，保存，图形如下：8、点击Assigment→Settings,在出现的对话框中选择SimulatorSettings,在Simulationmode中选择Functional,进行功能编译。8、点击Processing→GenerateFunctionalSimulationNetlist9、点击Processing→StartSimulation，进行仿真。四、仿真结果：如上图所示，当C
7、LR为0时，OUT清零；当CLR为1时，OUT开始输出，当PLUS=1,MINUS=0时，OUT开始递加；当PLUS=1,MINUS=1时，OUT暂停计数；当PLUS=0,MINUS=1时，OUT开始递减。五、封装在quartusII11.0中点击file→openproject，在弹出的对话框中选择counter100文件，单击右键选择CreatSymbolFileforCurrentFile上图为counter100的封装图，在quartus中打开此图，双击，将会看到counter100的程序六、试
8、验箱下载将编好的程序应用于硬件上进行验证，所用的电路板子是：EP4CE115F29C7外观如下：1、安装硬件在安装向导中选择如下安装路径，点击确定。2、硬件安装完毕后，在quartus11.0中封装图连接封装模块div和decode4_7是辅助模块，div是分频模块，decode4_7是译码部分。（相关程序在报告后面的附件）3、图形连接完毕后，单击File→Saveas，确定，修改设置，如下图：4、单击Processing→StartCom
